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FPGA的多功能数字钟设计.

更新时间:2019-01-19 00:51:59 大小:6M 上传用户:sun2152查看TA发布的资源 标签:fpga多功能数字钟 下载积分:1分 评价赚积分 (如何评价?) 打赏 收藏 评论(1) 举报

资料介绍

基于FPGA的多功能数字钟设计

研究内容主要有熟悉FPGA的编程方法,掌握基于FPGA的动态数码管显示技术,以及


VerilogHDL 语言的编程方法。该数字钟的秒计数器的计数时钟SEC为1Hz的标准信号,可


以由晶振产生的4MHz信号通过分频得到。当数字钟处于计时状态时,秒计数器的进位输出


信号CYM作为分钟计数器的计数信号,分钟计数器的进位输出信号CYM又作为小时计数器


的计数信号。时、分、秒的计时结果通过6个数码管来动态显示。数字钟除了能够正常计


时外,还应能够对时间进行调整。因此,通过模式选择信号MODE控制数字钟的工作状态,即


控制数字钟分别工作于正常计时、调整秒、分、时4个状态。当数字钟工作于计时状态时,3


个计数器的使能控制信号ENS,ENM,ENH均有效,即允许计数,且秒、分、时计数器的计数


时钟信号分别为SEC,CYS,CYM;当数字钟处于调整时间状态时,被调整的时间数字会产生闪


烁,表示处于被调整状态,其余的时间数字不受调整影响,调整信号KADJ使相应的计数器的


使能信号有效,且调整计数时钟为SEC,使被调整时间数字按1s的速率递增。这样,可分别


调整秒、分、时。


部分文件列表

文件名 大小
基于FPGA的多功能数字钟设计.pdf 6M

全部评论(1)

  • 2024-06-25 09:50:22lyh67

    打不开,文件损坏

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