积分商城

最新搜索： pic16f1704 crc ccs4下载 电力专用工频逆变器整机原理图 aqpcb 组态王7.5
您现在的位置是：首页 > 技术资料 > SystemVerilogSimulation
推荐星级：
  • 1
  • 2
  • 3
  • 4
  • 5

SystemVerilogSimulation

更新时间：2019-09-10 06:28:11 大小：3M 上传用户：sun2152查看TA发布的资源 标签：systemverilog 下载积分：1分 评价赚积分 （如何评价?） 打赏 收藏 评论(0) 举报

资料介绍

SystemVerilog Simulation

·Semantics(meaning)of SystemVerilog is

defined by the simulation model

·Want to write SystemVerilog that

synthesises correctly and that behaves in

the same way before and after synthesis

·Different simulators may produce different

behaviour with poorly written models

Event-Driven Simulation The basis of SystemVerilog simulation is temVerilog simulators are event-

driven simulators.

There are three essential concepts to event-

driven simulation:

-simulation time

-simulation regions

-event processing The VHDL model is different-we will look at that later

The simulator models time-this is called simulation time Simulation time is an integral multiple of the resolution limit.

The simulator cannot measure time delays less than the resolution limit.

For gate-level simulations the resolution limit may be quite fine, possibly down to 1ps.

部分文件列表

文件名 大小
SystemVerilogSimulation.pdf 3M

【关注视频号领20积分】   【关注公众号立即送20积分】

部分页面预览

（完整内容请下载后查看）

相关下载

全部评论(0)

暂无评论
评论赚积分>>

上传资源 上传优质资源有赏金

热门标签

更多>>

最新上传

  • 打赏
  • 30日榜单

热门下载

推荐下载

本站上的所有资源均为源于网上收集或者由用户自行上传，仅供学习和研究使用，无任何商业目的，版权归原作如有侵权，请 来信指出，本站将立即改正。

ICP许可证号：京ICP证070360号     21IC电子网 2000- 版权所有

京ICP备11013301号

京公网安备 11010802024343号