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SystemVerilogSimulation
资料介绍
SystemVerilog Simulation
·Semantics(meaning)of SystemVerilog is
defined by the simulation model
·Want to write SystemVerilog that
synthesises correctly and that behaves in
the same way before and after synthesis
·Different simulators may produce different
behaviour with poorly written models
Event-Driven Simulation The basis of SystemVerilog simulation is eventprocessing.SystemVerilog simulators are event-
driven simulators.
There are three essential concepts to event-
driven simulation:
-simulation time
-simulation regions
-event processing The VHDL model is different-we will look at that later
The simulator models time-this is called simulation time Simulation time is an integral multiple of the resolution limit.
The simulator cannot measure time delays less than the resolution limit.
For gate-level simulations the resolution limit may be quite fine, possibly down to 1ps.
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