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SystemVerilogSimulation

更新时间：2019-09-10 06:28:11 大小：3M 上传用户：sun2152查看TA发布的资源 标签：systemverilog 下载积分：1分 评价赚积分 （如何评价?） 打赏 收藏 评论(0) 举报

资料介绍

SystemVerilog Simulation

·Semantics(meaning)of SystemVerilog is

defined by the simulation model

·Want to write SystemVerilog that

synthesises correctly and that behaves in

the same way before and after synthesis

·Different simulators may produce different

behaviour with poorly written models

Event-Driven Simulation The basis of SystemVerilog simulation is temVerilog simulators are event-

driven simulators.

There are three essential concepts to event-

driven simulation:

-simulation time

-simulation regions

-event processing The VHDL model is different-we will look at that later

The simulator models time-this is called simulation time Simulation time is an integral multiple of the resolution limit.

The simulator cannot measure time delays less than the resolution limit.

For gate-level simulations the resolution limit may be quite fine, possibly down to 1ps.

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