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一种全数字锁相环的设计与应用
资料介绍
摘 要：介绍一种采用FPGA 设计实现的ADPLL 的结构及特点，并用该锁相环产生SDH 设备的外同步时钟。
由于该锁相环的负反馈时钟采用了初始受控分频设计、并采用了合理的环路滤波算法，该ADPLL 同传统的
数字锁相环（DPLL）一样，在参考源切换过程中输出时钟平滑稳定；同时也和传统的模拟锁相环（APLL）
一样，在锁定状态下有稳态相差。对输出时钟的测试表明，该ADPLL 产生的SDH 外同步输出时钟满足系统
的应用要求。
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| 一种全数字锁相环的设计与应用.pdf | 246K |
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