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一种全数字锁相环的设计与应用
大小：246K 更新时间：2024-06-06 下载积分：2分
摘 要：介绍一种采用FPGA 设计实现的ADPLL 的结构及特点，并用该锁相环产生SDH 设备的外同步时钟。由于该锁相环的负反馈时钟采用了初始受控分频设计、并采用了合理的环路滤波算法，该ADPLL 同传统的数字锁相环（DPLL...
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DDR3 Design Guide for KeyStone Devices
大小：1M 更新时间：2016-06-28 下载积分：2分
DDR3设计指南：DDR3 Design Guide for KeyStone Devices
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High-Speed Interface Layout Guidelines
大小：812K 更新时间：2016-06-28 下载积分：2分
高速电路layout指南---High-Speed Interface Layout Guidelines
