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Altium Designer DDR 与 CPU 分支等长的实现

更新时间：2019-08-20 09:45:04 大小：2M 上传用户：xuzhien查看TA发布的资源 标签：ddrcpuAltium Designer 下载积分：1分 评价赚积分 （如何评价?） 打赏 收藏 评论(0) 举报

资料介绍

如何实现 DDR 与 CPU 之间时钟，数据，控制线的等长一直是困扰 Altium 软件用户的一个问题，现提供通过设定 From to Editor 来实现同一网络中不同节点以及不同网络之间的等长的设计方法供参考


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文件名 大小
AltiumDesigner中DDRIISDRAM的等长布线.pdf 2M

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Altium Designer 中 DDRII SDRAM 的等长布线  
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viatuzi 发表于 2011-1-24 23:30 | 只看该作者 回复 引用 订阅 报告 收藏 分享 评  
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Altium Designer 中 DDRII SDRAM 的等长布线  
如图所示  
本帖最后由 viatuzi 于 2011-1-25 00:00 编辑  
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667  
如图所示，以 ARM ，DSP 等 SOC 为核心的电子系统中，经常存在两片或者以上的  
DDR/DDRII SDRAM 。考虑到 DDR/DDRII SDRAM 的运行频率一般都比较高，在做  
阅读权限  
20  
PCB layout 的时候需要等长布线来保证  
两片及以上 DDR/DDRII SDRAM 的系统，这里要求的等长布线有两层含义。拿  
ADDRESS 信号来讲，第一层含义要求从 SOC 的某一个 ADDRESS 的 pad 到每一块  
DDR/DDRII SDRAM 的读写时序。对于包含  
在线时间  
55 小时  
注册时间  
儿 DDR/DDRII SDRAM 对应的 pad 之间的长度要相等（ A+B = A+C ），第二层含义要  
求 SOC 的所有 ADDRESS 的 pad 到对应 DDR/DDRII SDRAM 的 pad 之间的长度要相  
等（所有的 A+B = 所有的 A+C）。  
2010-7-13  
最后登录  
2011-5-17  
但在 Altium Designer 中，SOC 的某一 ADDRESS pad 与对应 DDR/DDRII SDRAM 的  
pad 之间的网络定义是唯一的（也就是  
A，B，C 拥有同样的网络名称） ，网络的长度  
定义为（ A+B+C ），无法准确知道 A，B 和 C 的长度。那如何在 Altium Designer 中实  
现 DDR/DDRII SDRAM 的等长布线呢？  
下面以一个项目中  
DRAM_A0 ~ A3 四根信号线的等长设计为例，介绍在  
Altium  
帖子: 155  
积分: 667  
Designer 中实现 DDRII SDRAM 的等长布线。 U23 为 CPU，U7 和 U8 为两片 DDRII  
SDRAM 。DRAM_A0 ~ A3 为低四位地址信号。  
ddr_dengchang1.png (6.21 KB)  
专家等级 :  
下载次数 :5  
2011-1-25 00:00  
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