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Xilinx FPGA Vivado 2014 示例 gate_verilog_assign_rou

更新时间：2022-12-04 17:31:54 大小：463K 上传用户：Laspide查看TA发布的资源 标签：xilinxfpgavivado 下载积分：2分 评价赚积分 （如何评价?） 打赏 收藏 评论(0) 举报

资料介绍

Xilinx FPGA权威设计指南——Vivado 2014集成开发环境 配套的工程示例。 基于Xilinx集成开发环境Vivado 2014.3的设计方法、设计流程和具体实现，内容包括：Xilinx UltraScale结构、Vivado集成设计环境导论、Vivado工程模式基本设计实现、Vivado非工程模式基本设计实现、创建和封装用户IP核流程、Vivado高级约束原理及实现、Vivado调试工具原理及实现、Vivado嵌入式系统设计实现、Vivado模型设计原理及实现、Vivado HLS原理及实现、Vivado部分可重配置原理及实现。参考了Xilinx提供的大量Vivado最新设计资料，理论与应用并重，将Xilinx最新的设计理论贯穿在具体的设计实现中。 这是gate_verilog_assign_route的示例。

部分文件列表

文件名文件大小修改时间
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Xilinx FPGA Vivado 2014 示例 gate_verilog_assign_route/gate_verilog.data/constrs_1/fileset.xml1KB2014-02-08 16:32:32
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Xilinx FPGA Vivado 2014 示例 gate_verilog_assign_route/gate_verilog.data/runs/runs.xml3KB2014-02-08 12:04:50
Xilinx FPGA Vivado 2014 示例 gate_verilog_assign_route/gate_verilog.data/runs/synth_1/constrs_in.xml1KB2014-02-08 12:04:50
Xilinx FPGA Vivado 2014 示例 gate_verilog_assign_route/gate_verilog.data/runs/synth_1/sources.xml1KB2014-02-08 12:04:50
Xilinx FPGA Vivado 2014 示例 gate_verilog_assign_route/gate_verilog.data/runs/synth_1/synth_1.psg1KB2014-02-08 12:04:50
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