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Xilinx FPGA Vivado 2014 示例 fifo_verilog
资料介绍
Xilinx FPGA权威设计指南——Vivado 2014集成开发环境 配套的工程示例。
基于Xilinx集成开发环境Vivado 2014.3的设计方法、设计流程和具体实现，内容包括：Xilinx UltraScale结构、Vivado集成设计环境导论、Vivado工程模式基本设计实现、Vivado非工程模式基本设计实现、创建和封装用户IP核流程、Vivado高级约束原理及实现、Vivado调试工具原理及实现、Vivado嵌入式系统设计实现、Vivado模型设计原理及实现、Vivado HLS原理及实现、Vivado部分可重配置原理及实现。参考了Xilinx提供的大量Vivado最新设计资料，理论与应用并重，将Xilinx最新的设计理论贯穿在具体的设计实现中。
这是fifo_verilog的示例。
部分文件列表
| 文件名 | 文件大小 | 修改时间 |
| Xilinx FPGA Vivado 2014 示例 fifo_verilog/fifo_verilog.cache/ip/20745493/20745493.xci | 6KB | 2014-12-01 20:21:34 |
| Xilinx FPGA Vivado 2014 示例 fifo_verilog/fifo_verilog.cache/ip/20745493/i_xsdbm.dcp | 119KB | 2014-12-01 20:21:34 |
| Xilinx FPGA Vivado 2014 示例 fifo_verilog/fifo_verilog.cache/ip/3136f882/3136f882.xci | 255KB | 2014-12-01 20:25:20 |
| Xilinx FPGA Vivado 2014 示例 fifo_verilog/fifo_verilog.cache/ip/3136f882/i_ila.dcp | 789KB | 2014-12-01 20:25:20 |
| Xilinx FPGA Vivado 2014 示例 fifo_verilog/fifo_verilog.cache/wt/java_command_handlers.wdf | 5KB | 2014-12-20 22:37:26 |
| Xilinx FPGA Vivado 2014 示例 fifo_verilog/fifo_verilog.cache/wt/project.wpc | 1KB | 2014-04-09 17:04:04 |
| Xilinx FPGA Vivado 2014 示例 fifo_verilog/fifo_verilog.cache/wt/synthesis.wdf | 3KB | 2014-12-01 20:10:56 |
| Xilinx FPGA Vivado 2014 示例 fifo_verilog/fifo_verilog.cache/wt/webtalk_pa.xml | 4KB | 2014-12-20 22:37:26 |
| Xilinx FPGA Vivado 2014 示例 fifo_verilog/fifo_verilog.hw/hw_1/hw.xml | 5KB | 2014-12-20 22:20:38 |
| Xilinx FPGA Vivado 2014 示例 fifo_verilog/fifo_verilog.hw/hw_1/wave/hw_ila_data_1/hw_ila_data_1.wcfg | 2KB | 2014-01-27 19:06:36 |
| Xilinx FPGA Vivado 2014 示例 fifo_verilog/fifo_verilog.hw/hw_1/wave/hw_ila_data_1/hw_ila_data_1.wdb | 9KB | 2014-12-01 20:47:34 |
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