[源代码]Verilog HDL数字系统设计及仿真(第2版)

更新时间：2023-01-15 19:13:38 大小：408K 上传用户：Laspide 查看TA发布的资源 标签：verilog hdl 仿真 下载积分：2分评价赚积分（如何评价?）收藏评论(0) 举报

资料介绍

Verilog HDL是一种使用广泛的硬件描述语言，着重从设计角度入手，力求掌握一种设计方法，进行完整的设计，从模块的角度逐步完成对Verilog HDL语法的学习，从而在整体上掌握Verilog HDL语法，按照门级、数据流级、行为级、任务和函数、测试模块、可综合设计和完整实例的顺序介绍Verilog HDL的语法和使用方式和实例。所有代码均经过仿真，力求准确。

部分文件列表

文件名	文件大小	修改时间
[源代码]Verilog HDL数字系统设计及仿真(第2版)/Ch10/10-1/altera_primitives.v	34KB	2012-11-08 12:27:16
[源代码]Verilog HDL数字系统设计及仿真(第2版)/Ch10/10-1/cycloneiii_atoms.v	255KB	2012-11-08 21:42:58
[源代码]Verilog HDL数字系统设计及仿真(第2版)/Ch10/10-1/FIFO.v	2KB	2013-07-14 21:27:58
[源代码]Verilog HDL数字系统设计及仿真(第2版)/Ch10/10-1/fifomem.v	1KB	2013-07-14 19:59:54
[源代码]Verilog HDL数字系统设计及仿真(第2版)/Ch10/10-1/fifo_asyn.vo	64KB	2013-07-14 11:29:54
[源代码]Verilog HDL数字系统设计及仿真(第2版)/Ch10/10-1/fifo_asyn_v.sdo	48KB	2013-07-14 11:29:54
[源代码]Verilog HDL数字系统设计及仿真(第2版)/Ch10/10-1/rptr_empty.v	1KB	2013-07-14 20:24:28
[源代码]Verilog HDL数字系统设计及仿真(第2版)/Ch10/10-1/sync_r2w.v	1KB	2013-07-14 11:05:58
[源代码]Verilog HDL数字系统设计及仿真(第2版)/Ch10/10-1/syne_w2r.v	1KB	2013-07-14 11:06:22
[源代码]Verilog HDL数字系统设计及仿真(第2版)/Ch10/10-1/wptr_full.v	1KB	2013-07-14 11:27:06
[源代码]Verilog HDL数字系统设计及仿真(第2版)/Ch10/10-2/altera_primitives.v	34KB	2012-11-08 12:27:16
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