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[源代码]Verilog传奇--从电路出发的HDL代码设计 综合例子
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文件名 | 文件大小 | 修改时间 |
[源代码]Verilog传奇--从电路出发的HDL代码设计 综合例子/Section 1 DDS_ROM/Matlab/DDS_Evaluation.m | 1KB | 2016-09-29 13:32:54 |
[源代码]Verilog传奇--从电路出发的HDL代码设计 综合例子/Section 1 DDS_ROM/Matlab/DDS_value_one_circle_ROM.txt | 2KB | 2016-09-29 13:32:54 |
[源代码]Verilog传奇--从电路出发的HDL代码设计 综合例子/Section 1 DDS_ROM/Verilog/Address_Adjust.v | 2KB | 2016-09-29 13:32:54 |
[源代码]Verilog传奇--从电路出发的HDL代码设计 综合例子/Section 1 DDS_ROM/Verilog/Counter.v | 2KB | 2016-09-29 13:32:54 |
[源代码]Verilog传奇--从电路出发的HDL代码设计 综合例子/Section 1 DDS_ROM/Verilog/DDS_ROM.bmp | 1404KB | 2016-09-29 13:33:22 |
[源代码]Verilog传奇--从电路出发的HDL代码设计 综合例子/Section 1 DDS_ROM/Verilog/DDS_ROM.v | 2KB | 2016-09-29 13:32:54 |
[源代码]Verilog传奇--从电路出发的HDL代码设计 综合例子/Section 1 DDS_ROM/Verilog/DDS_ROM_test.v | 4KB | 2016-09-29 13:32:54 |
[源代码]Verilog传奇--从电路出发的HDL代码设计 综合例子/Section 1 DDS_ROM/Verilog/DDS_without_ValueTable.v | 4KB | 2016-09-29 13:32:54 |
[源代码]Verilog传奇--从电路出发的HDL代码设计 综合例子/Section 1 DDS_ROM/Verilog/ipcore_dir/blk_mem_gen_ds512.pdf | 4451KB | 2016-09-29 13:33:22 |
[源代码]Verilog传奇--从电路出发的HDL代码设计 综合例子/Section 1 DDS_ROM/Verilog/ipcore_dir/blk_mem_gen_v6_2_readme.txt | 8KB | 2016-09-29 13:32:54 |
[源代码]Verilog传奇--从电路出发的HDL代码设计 综合例子/Section 1 DDS_ROM/Verilog/ipcore_dir/coregen.cgp | 1KB | 2016-09-29 13:32:54 |
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