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[源代码]Verilog传奇--从电路出发的HDL代码设计 工程话题
资料介绍
部分文件列表
| 文件名 | 文件大小 | 修改时间 |
| [源代码]Verilog传奇--从电路出发的HDL代码设计 工程话题/Example 6.1 Reset_Recovery/Edge_Detect.v | 1KB | 2016-09-29 13:32:54 |
| [源代码]Verilog传奇--从电路出发的HDL代码设计 工程话题/Example 6.1 Reset_Recovery/Reset_Recovery.bmp | 1435KB | 2016-09-29 13:33:34 |
| [源代码]Verilog传奇--从电路出发的HDL代码设计 工程话题/Example 6.1 Reset_Recovery/Reset_Recovery.v | 1KB | 2016-09-29 13:32:54 |
| [源代码]Verilog传奇--从电路出发的HDL代码设计 工程话题/Example 6.1 Reset_Recovery/Reset_Recovery_test.v | 5KB | 2016-09-29 13:32:54 |
| [源代码]Verilog传奇--从电路出发的HDL代码设计 工程话题/Example 6.1 Reset_Recovery/Timer_20ms.v | 1KB | 2016-09-29 13:32:54 |
| [源代码]Verilog传奇--从电路出发的HDL代码设计 工程话题/Example 6.10 Sequence Detect(3 Phases)/Sequence_Detect.bmp | 1417KB | 2016-09-29 13:33:34 |
| [源代码]Verilog传奇--从电路出发的HDL代码设计 工程话题/Example 6.10 Sequence Detect(3 Phases)/Sequence_Detect.v | 4KB | 2016-09-29 13:32:54 |
| [源代码]Verilog传奇--从电路出发的HDL代码设计 工程话题/Example 6.10 Sequence Detect(3 Phases)/Sequence_Detect_test.v | 3KB | 2016-09-29 13:32:54 |
| [源代码]Verilog传奇--从电路出发的HDL代码设计 工程话题/Example 6.11 Clock Test/Clock_test.v | 1KB | 2016-09-29 13:32:54 |
| [源代码]Verilog传奇--从电路出发的HDL代码设计 工程话题/Example 6.12 Clock Test (10% load rate)/Clock_test.v | 1KB | 2016-09-29 13:32:54 |
| [源代码]Verilog传奇--从电路出发的HDL代码设计 工程话题/Example 6.13 Clock Test - blocked/Clock_Blocked_test.v | 1KB | 2016-09-29 13:32:54 |
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资料：bitboy
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