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强流质子加速器PXIe控制器的子控制系统

更新时间：2019-12-25 08:37:54 大小：3M 上传用户：xiaohei1810 查看TA发布的资源 标签：PXIe控制器 下载积分：1分评价赚积分（如何评价?）打赏收藏评论(0) 举报

资料介绍

针对一台用于加速器驱动次临界系统(ADS)的强流质子加速器,即ADS注入器Ⅱ,开展其定时系统和快保护系统的研究工作,设计了一款可在这两个系统中应用的PXIe控制器.该控制器基于现场可编程门阵列设计,可实现光纤通信、PXIe总线通信、延时触发信号输出等功能.其中,光纤通信功能用于实现各PXIe控制器之间的数据传输;PXIe总线通信功能主要是为了实现控制器与工控机之间的数据交互;延时触发信号输出功能可以给出精确的低电压晶体管晶体管逻辑电平标准的时序触发信号,从而保证加速器的各子系统和设备能够按照一定的时序协调一致地工作.

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V01．26，NO．9

Sep．，2014

第26卷第9期

2014年9月

强激光

与

HIGH PoWER LASER AND PARTICLE BEAMS

粒子束

强流质子加速器PXIe控制器的子控制系统。

郑亚伟1‘2，

徐卫彬1‘2，

罗冰峰1‘2，

郭玉辉1

(1．中国科学院近代物理研究所，兰州730000； 2．中国科学院大学，北京100049)

摘

要：

针对一台用于加速器驱动次临界系统(ADs)的强流质子加速器，即ADS注入器Ⅱ，开展其定时

系统和快保护系统的研究工作，设计了一款可在这两个系统中应用的PXle控制器。该控制器基于现场可编程

门阵列设计，可实现光纤通信、PXle总线通信、延时触发信号输出等功能。其中，光纤通信功能用于实现各

PXle控制器之间的数据传输；PXle总线通信功能主要是为了实现控制器与工控机之间的数据交互；延时触发

信号输出功能可以给出精确的低电压晶体管晶体管逻辑电平标准的时序触发信号，从而保证加速器的各子系

统和设备能够按照一定的时序协调一致地工作。

关键词：加速器驱动次临界系统；快保护；定时；光纤；现场可编程门阵列；PXle控制器

中图分类号：TP273．5

文献标志码：

doi：10．11884／HPLPB201426．095101

加速器驱动次临界系统(ADS)注入器Ⅱ的控制系统是基于EPICS架构的分布式控制系统。其中，快保护

系统和定时系统是整个ADS注入器Ⅱ控制系统中两个十分重要的子系统。由于ADS注入器Ⅱ属于强流质子

加速器[1]，其运行风险大大高于其他常规加速器，当其运行过程中束流损失超过阈值时，需通过离子源的斩波

器磁铁将束流切断，然后将相关设备关闭，以避免现场设备由于受到强束流连续轰击而造成的损坏。为了保护

现场机器设备的安全，同时也为了快速定位故障位置以便减小故障排除时问，需要建立一套旨在实现故障信号

采集、保护动作输出以及故障EI志记录等功能的快保护系统心。4]。根据物理计算，该快保护系统只有在10肚s

内完成故障信号的读取和保护动作的输出，才可以避免现场设备由于受到强束流连续轰击而造成的损坏。此

外，为了保证微波机、斩波器电源、40 kw功率源等设备能够按照一定的时序协调一致地工作，需要建立定时

系统以为这些设备提供精确的低电压晶体管晶体管逻辑(LVTTL)电平标准的时序触发信号[5“]。根据初步

统计，此时序触发信号的可调节延时步长必须小于500 ps，其抖动不应大于50 ps。为此，我们设计了一款PX

Ie控制器，并以此控制器来构建ADS注入器Ⅱ的定时系统和快保护系统。

1控制器的设计

1．1控制器的硬件结构

该PXIe控制器采用了现场可编程门阵列(FPGA)(XC6VLX75T 1FFG484C)芯片作为数据的核心处理器

Gbit的DDR3 SDRAM和256

件。以存储容量为4

Mbit的FLASH作为FPGA数据和程序的外接存储器件，

充分地扩展了故障信息、事件码和时问标记的存储空问，并通过使用千兆光纤模块实现了事件流、故障信息等

实时数据的传输。此外，该控制器利用了PXIe背板总线实现了其与MySQL数据库和机箱内其他控制器进行

数据交互的功能。

当然，为了满足定时系统和快保护系统的控制要求，该控制器除了具备程序存储、数据存储、PXIe总线通

信和光纤通信功能之外，还具备了延时触发信号输出、TTL电平输出、TTL电平输入和162．5 MHz射频信号

输入等功能。其中，延时触发信号输出功能可以给出精确的时序触发信号以保证加速器的各子系统和设备能

够按照一定的时序协调一致的工作；TTL电平输出功能用于实现保护动作的输出；TTL电平输入功能用于实

现故障信号的采集；162．5

E4428C输出的162．5

MHz射频信号输人功能主要用于将射频(RF)信号源Agilent

MHz信号接入PXIe控制器，以便将其分频后作为事件钟使用。控制器的总体结构如图1所示。

1．2控制器的关键电路设计

1．2．1延时电路设计

为了能够输出可调节延时步长小于500 ps，抖动小于50 ps的LVTTL电平标准的时序触发信号，我们采

05 13

修订日期：2014

*收稿日期：2014

09；

基金项目：中国科学院战略性先导科技专项资助课题(XDA03021503)

作者简介：郑亚伟(1988)，男，硕士研究生，从事加速器控制技术研究；．ac．cn。

通信作者：郭玉辉(1978)，男，副研究员，从事加速器控制技术研究；．ac．cn。

095101

万方数据

强

激

光

与

粒

子

束

【TTLinput

[FLASH．

output

』TTL

E二今

FPGA

rXC6VL

62．5MHzinput

X75T、

』1

PXle

『dela归噼ers咖alo唧ut

『nber啊icc。 icanon蓐二今

【SDRAM：

＼

／

Block

of the controller

Fig．1

diagram

图l控制器总体结构框图

用了FPGA+程控延时芯片(NB6L295M)+电平转换芯片(MCl00EPT21)的电路设计方案。其中，延时芯片

NBfL295M是一款步进为11 ps的双通道可编程延时芯片，通过编程可使其工作于扩展延时模式或双延时模

式。在扩展延时模式下，其可编程延时范围是0H11．242 ns；在双延时模式下，每一通道的可编程延时范围均

是0～5．621 ns。当所需要的延时触发信号的延时范围超出延时芯片的可编程延时范围时，可通过FPGA和

程控延时芯片分别对延时值的整数部分和小数部分进行延时。另外，电平转换芯片Mcl00EPT21的作用是将

延时芯片输出的差分电流型逻辑(CML)电平转换为LVTTL电平输出。该部分的电路如图2所示。

Schematic ol the

c【rcmt

programmable delay

Fig．2

图2程控延时电路原理图

1．2．2千兆光纤通信的电路设计

为了实现PXIe控制器的千兆光纤通信功能，我们选取了JDsu公司生产的型号为SFP DA21CS00C的千

兆光纤模块。由于该光纤模块具有传输距离远、工作温度范围宽、功耗低以及数据带宽大(最高可支持3．125

Gbps的串行数据通信)等优点，使其非常适合应用于远距离大数据量的信号传输。在设计电路时，由于该光纤

模块的差分数据输入端与输出端均为CML电平标准且在模块内部集成了交流耦合电容，因此该光纤模块的

差分数据输入端与输出端可以与FPGA的GTX收发器直接相连。该部分的电路原理如图3所示。

2基于PXIe控制器的快保护系统

ADS注入器Ⅱ在运行过程中，一旦束损探测器等前端设备检测到故障信号(如束流损失超过阈值等)，那

么就必须在规定的10肚s时问内切断束流，以避免强束流连续轰击设备造成设备损坏，导致加速器无法正常运

行。设置快保护系统的目的正是为了采集设备端给出的故障信号，并且在规定的10扯S时问内发出切断束流

的裁决信号，以保护现场的机器设备不受损坏。此外，为了便于现场机器设备的及时维护，快保护系统还应具

万方数据

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