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使用 ModelSim 进行设计仿的研究
资料介绍
ModelSim为HDL仿真工具，我们可以利用该软件来实现对所设计的VHDL或Verilog程序进行仿真，支持IEEE常见的各种硬件描述语言标准。可以进行两种语言的混合仿真，但推荐大家只对一种语言仿真。
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| 文件名 | 文件大小 | 修改时间 |
| modelsim使用教程.pdf | 570KB | 2006-02-27 15:30:34 |
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