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[源代码]数字通信同步技术的MATLAB与FPGA实现 抑制载波同步的FPGA实现
资料介绍
以Altera公司的FPGA为开发平台，以MATLAB及Verilog HDL为开发工具，详细阐述数字通信同步技术的FPGA实现原理、结构、方法和仿真测试过程，并通过抑制载波同步的工程实例分析FPGA实现过程中的具体技术细节。
部分文件列表
| 文件名 | 文件大小 | 修改时间 |
| [源代码]数字通信同步技术的MATLAB与FPGA实现--Altera Verilog版 5 抑制载波同步的FPGA实现/E4_lpf_inter.txt | 1KB | 2019-05-04 08:24:22 |
| [源代码]数字通信同步技术的MATLAB与FPGA实现--Altera Verilog版 5 抑制载波同步的FPGA实现/E5_1/E5_1_Bandpass.m | 1KB | 2019-04-30 10:07:52 |
| [源代码]数字通信同步技术的MATLAB与FPGA实现--Altera Verilog版 5 抑制载波同步的FPGA实现/E5_1/E5_1_LoopDesign.m | 1KB | 2014-08-27 19:11:46 |
| [源代码]数字通信同步技术的MATLAB与FPGA实现--Altera Verilog版 5 抑制载波同步的FPGA实现/E5_1/E5_1_SigAnalysis.m | 2KB | 2019-04-30 10:21:36 |
| [源代码]数字通信同步技术的MATLAB与FPGA实现--Altera Verilog版 5 抑制载波同步的FPGA实现/E5_1/SquareLoop/db/.cmp.kpt | 1KB | 2019-04-30 10:10:28 |
| [源代码]数字通信同步技术的MATLAB与FPGA实现--Altera Verilog版 5 抑制载波同步的FPGA实现/E5_1/SquareLoop/db/add_sub_88h.tdf | 2KB | 2019-04-30 10:09:44 |
| [源代码]数字通信同步技术的MATLAB与FPGA实现--Altera Verilog版 5 抑制载波同步的FPGA实现/E5_1/SquareLoop/db/add_sub_dkh.tdf | 2KB | 2019-04-30 10:09:50 |
| [源代码]数字通信同步技术的MATLAB与FPGA实现--Altera Verilog版 5 抑制载波同步的FPGA实现/E5_1/SquareLoop/db/add_sub_ikh.tdf | 2KB | 2019-04-30 10:09:50 |
| [源代码]数字通信同步技术的MATLAB与FPGA实现--Altera Verilog版 5 抑制载波同步的FPGA实现/E5_1/SquareLoop/db/add_sub_o9h.tdf | 1KB | 2019-04-30 10:09:50 |
| [源代码]数字通信同步技术的MATLAB与FPGA实现--Altera Verilog版 5 抑制载波同步的FPGA实现/E5_1/SquareLoop/db/add_sub_tth.tdf | 2KB | 2019-04-30 10:09:44 |
| [源代码]数字通信同步技术的MATLAB与FPGA实现--Altera Verilog版 5 抑制载波同步的FPGA实现/E5_1/SquareLoop/db/add_sub_v4i.tdf | 2KB | 2019-04-30 10:09:44 |
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