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一种应用于全数字锁相环的小数分频器设计

更新时间：2020-07-14 05:15:28 大小：558K 上传用户：守着阳光1985查看TA发布的资源 标签：数字锁相环 下载积分：5分 评价赚积分 （如何评价?） 打赏 收藏 评论(0) 举报

资料介绍

文章针对宽带全数字锁相环（All-Digital Phase-Locked Loop,ADPLL）架构的频率综合器设计了一种适合的宽分频范围的小数分频器.由于经典的宽分频范围的小数分频器结构在边界处会发生失效,文章在分析其他解决方案的同时,提出了利用可变延时单元进行固定相位校准的解决方法.本设计的可变分频比分频器分频比范围为32-127,输入频率为1.8-3.7GHz,面积为0.46mm×0.24mm.测试结果显示,本设计有效地解决了经典宽分频范围的小数分频器结构在边界处会发生失效的问题.

A fractional-N frequency divider covering a wide range is proposed for the ADPLL based frequencysynthesizer. Due to the fact that the conventional fractionabN frequency divider can＇t operate in fractional mode atthe boundary of the divider ratio, the paper analysis the other solutions to this problem and give a new way ofphase error calibration with a delay-variable cell. The divider-ratio-variable divider has a wide range from 32 to 127in the aspect of divider ratio; the input frequency range of the divider covers 1.8 GHz to 3.7 GHz and the divideroccupies an area of 0. 46 mmX0. 24 ram. The measured result shows that the proposed architecture can effectivelysolve the problem of fractional ope...

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