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基于FPGA的IRIG_B码解码器设计
资料介绍
针对 FPGA 的结构与性能特点 ,深入分析了以往使用单片机或复
杂的可编程逻辑器件 (complicated programmable logic device , CPLD) 实现 IRIG2B
码(DC 码) 解码的优缺点 ;提出了一种基于现场可编程门阵列 (field p rogrammable
gate array , FPGA) 来实现对 B 码(DC 码) 的解码及周期信号输出的新方法 ;该方法
基于一片 FPGA 芯片 ,与以往的各种方法相比 ,具有灵活性、开放性、简单实用、体积
小、功耗低的优点 ,同时提高了同步精度 ,具有较强的抗干扰性
部分文件列表
文件名 | 大小 |
基于FPGA的IRIG_B码解码器设计.pdf | 256K |
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