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基于FPGA的全数字锁相环电路的设计

更新时间：2020-09-14 06:18:13 大小：1M 上传用户：守着阳光1985查看TA发布的资源 标签：fpga数字锁相环 下载积分：1分 评价赚积分 （如何评价?） 打赏 收藏 评论(0) 举报

资料介绍

为了协调锁相环锁定时间与环路同步误差之间的矛盾,设计了一种基于自动变模控制的全数字锁相环电路,主要有四部分构成：异或门鉴相器、K变模可逆计数器、脉冲加减电路以及自动变模控制模块。其中自动变模控制模块实时控制可逆计数器的模值,当输入信号和本地参考信号的相位差较大时,降低KMode值,增大步进校正量,缩短捕获时间;当相位差较小时,增大KMode值,使捕获过程变慢,即延长锁定时间,提高捕获精度。采用Verilog HDL语言对各模块功能进行描述,利用Modelsim SE10.1c软件进行功能仿真验证并给出RTL级电路图,运用Quartus II软件进行功能仿真和综合,并将程序下载到FPGA芯片上验证环路功能,结果证明此环路能够实现相位锁定。

To coordinate the contradiction between the locking time and the loop synchronization error,the paper design an ADPLL circuit based on automatic control mode,consisted by four parts：XOR gate as phase detector,K variable modulus reversible counter,ID counter and automatically changed module,which to control the counter modulus value on real-time. when the phase error is bigger,reduce the KMode value,to stepper correction amount,shorten acquisition time;when the phase error is smaller,increase the KMode value,slow down the capture process,extend the lock time,improve capture accuracy. Each of these modules＇ description of...

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