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基于ESL并采用SystemC和SystemVerilog的设计流程

更新时间：2019-10-27 22:14:33 大小：291K 上传用户：xuzhen1查看TA发布的资源 标签：SystemVerilog 下载积分：0分 评价赚积分 （如何评价?） 打赏 收藏 评论(0) 举报

资料介绍

基于ESL并采用SystemC和System Verilog时间：2012-07-23来源：作者：关键字：System Verilog ESL 设计流程

的设计流程

ESL解决方案的目标在于提供让设计人员能够在一种抽象层次上对芯片进行描述和分析的工具和方法，在这种抽象层次上，设计人员可以对芯片特性进行功能性的描述，而没有必要求助于硬件（RTL）实现的具体细节。

当今，芯片设计需要进行深入的系统级仿真，以确保设计的体系架构合适均衡。在绝大多数情况下，所进行的这些仿真还要求在芯片的仿真模型上运行大量的软件，以覆盖所需的功能。为了让这些仿真具有合适的执行性能，架构设计正在向电子系统级（ESL）解决方案发展。本文探讨了一种基于SystemC和SystemVerilog的设计流程如何满足极为复杂的硬/软件系统级芯片（SoC）

的设计周期和降低风险的目标。

复杂性催生ESL方法学

为了探讨ESL在设计流程中的作用，我们首先看一下当今的主要设计原则。下面的图 1所示是一个十分典型的芯片。目前，这类 SoC的一大部分是采用IP模块进行组装的。这些模块部分来源于以前的设计，其它是从内部IP库获取的，或者是由外部IP提供商所许可使用的。当然，SoC中还包含了需要重新创建以加入关键性功能的模块。


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基于ESL 并采用 System C 和System Verilog 的设计流程  
时间：2012-07-23 来源： 作者：  
关键字： System  
Verilog  
ESL 设计流程  
ESL解决方案的目标在于提供让设计人员能够在一种抽象层次上对芯片进行描述和分析的工具和方法，在这  
种抽象层次上，设计人员可以对芯片特性进行功能性的描述，而没有必要求助于硬件（  
RTL ）实现的具体细节。  
当今，芯片设计需要进行深入的系统级仿真，以确保设计的体系架构合适均衡。在绝大多数  
情况下，所进行的这些仿真还要求在芯片的仿真模型上运行大量的软件，  
了让这些仿真具有合适的执行性能，架构设计正在向电子系统级（  
以覆盖所需的功能。为  
ESL）解决方案发展。本文探讨  
了一种基于 SystemC和 SystemVerilog 的设计流程如何满足极为复杂的硬 / 软件系统级芯片（ SoC）  
的设计周期和降低风险的目标。  
复杂性催生 ESL 方法学  
为了探讨 ESL在设计流程中的作用，我们首先看一下当今的主要设计原则。下面的图  
1所示是一个  
十分典型的芯片。目前，这类 SoC的一大部分是采用 IP 模块进行组装的。这些模块部分来源于以  
前的设计，其它是从内部 IP库获取的，或者是由外部 IP提供商所许可使用的。当然， SoC中还包含  
了需要重新创建以 加入关键性功能的模块。  
据普遍预计，对于下一代 90 纳米和65纳米  
设计而言， IP的使用将进一步增加。 SoC还将包含多个可编程部件，例如中央处理器  
（CPU）和数字信号处理器（ DSP）。有了这些部件和众多的（甚至更大的） IP 模块，为  
了SoC设计的成功，在性能、功耗和芯片制造成本之间通过快速组装、仿真和分析各项体系结构方  
案寻求最佳平衡的能力正在变得越来越关键。  
除了硬件设计任务以外，软件设计任务也正在成为  
SoC设计流程中一个不可或缺的组成部分。传统  
后才执行。例如，在无线领域，这种  
上，软件设计任务标准情况下只在芯片的硬件原型已经提供  
方式经常导致产品推出时间计划的延迟，原因是 “软件尚未完成 ”。为了解决这个问题，一种 “虚拟  
原型”的概念出现了。虚拟 原型是目标芯片的一种高速（ 20MHz 以上）事务处理级模型，这个模  
型让软件开发工作在硬件原型完成前数个月前就可以开始了。  
新兴的SoC 设计流程  
图2所描述的设计流程有利于引导 SoC开发人员尽力解决这些难题。这一设计流程以  
ESL流程为起  
点，包含三项紧密相关的行动 ——产品规格确定、体系架 构设计以及软件执行平台的开发。这  
个ESL流程的一项关键要求是它催生了一种硬件和软件并行开发的流程，为需要设计的新逻辑模块  
提供了详尽的规格，并提供 事务处理级的虚拟原型，而软件开发任务就可以在这一原型上执行。  

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