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为基于FPGA的设计选择最佳内部或外部时钟解决方案
资料介绍
现场可编程门阵列（FGPA）用于从嵌入式计算到高速串行数字通信的各种应用。凭借可重新配置的硬件和密集的高速逻辑功能，FPGA是实现高性能，灵活设计的理想选择。作为高密度架构的一部分，FPGA包含用于频率合成的内部整数和分数锁相环（PLL）。
这种架构带来了一个简单的问题：为了优化性能并简化设计，基于FPGA的设计何时应该使用内部PLL而不是分立振荡器或时钟IC？
控制平面定时
FPGA内部PLL为功能模块提供低偏移时钟源，包括高速逻辑，数字信号处理和嵌入式存储器。内部PLL还用于生成全局和区域时钟以及其他高扇出，低偏移控制信号。驱动这些内部PLL需要外部输入参考时钟。如图1所示，通常使用简单的固定频率振荡器来提供这些参考。在选择振荡器以提供FPGA控制平面时序时，开发人员应考虑三个关键标准：
部分文件列表
| 文件名 | 大小 |
| choose-optimal-clock-solution-fpga-based-designs.pdf | 151K |
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