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Cadence 17.4工程示例 18 后处理

更新时间：2022-12-04 17:08:35 大小：722K 上传用户：Laspide查看TA发布的资源 标签：cadence 下载积分：2分 评价赚积分 （如何评价?） 打赏 收藏 评论(0) 举报

资料介绍

以Cadence SPB 17.4 PCB开发软件为平台，以具体电路为范例，详尽讲解基于Concept-HDL到Allegro电路板设计的全过程，包括项目管理、元器件原理图符号及元器件封装创建、原理图设计（Concept-HDL）、设计约束、PCB布局与布线的规则、CAM文件输出等电路板设计的全过程，对PCB板级设计有全面的参考和学习价值。 这是后处理的示例。

部分文件列表

文件名文件大小修改时间
Cadence 17.4工程示例 18 后处理/project1/cds.lib1KB2002-06-20 11:44:04
Cadence 17.4工程示例 18 后处理/project1/classlib/20l10/chips/chips.prt4KB2001-03-30 08:00:04
Cadence 17.4工程示例 18 后处理/project1/classlib/20l10/chips/master.tag1KB2001-03-19 07:46:48
Cadence 17.4工程示例 18 后处理/project1/classlib/20l10/entity/master.tag1KB2001-03-22 12:14:16
Cadence 17.4工程示例 18 后处理/project1/classlib/20l10/entity/pc.db1KB2001-03-19 07:46:48
Cadence 17.4工程示例 18 后处理/project1/classlib/20l10/entity/verilog.v1KB2001-03-22 12:14:16
Cadence 17.4工程示例 18 后处理/project1/classlib/20l10/entity/vhdl.vhd1KB2001-03-22 12:14:16
Cadence 17.4工程示例 18 后处理/project1/classlib/20l10/entity/vlog004u.sir1KB2001-03-22 12:14:16
Cadence 17.4工程示例 18 后处理/project1/classlib/20l10/part_table/master.tag1KB2001-03-19 07:44:22
Cadence 17.4工程示例 18 后处理/project1/classlib/20l10/part_table/part.ptf1KB2001-03-30 08:00:38
Cadence 17.4工程示例 18 后处理/project1/classlib/20l10/sym_1/master.tag1KB2001-03-19 07:46:48
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