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Cadence 17.4工程示例 6 根据规则驱动布局

更新时间：2022-12-04 17:03:19 大小：2M 上传用户：Laspide查看TA发布的资源 标签：cadence 下载积分：2分 评价赚积分 （如何评价?） 打赏 收藏 评论(0) 举报

资料介绍

以Cadence SPB 17.4 PCB开发软件为平台，以具体电路为范例，详尽讲解基于Concept-HDL到Allegro电路板设计的全过程，包括项目管理、元器件原理图符号及元器件封装创建、原理图设计（Concept-HDL）、设计约束、PCB布局与布线的规则、CAM文件输出等电路板设计的全过程，对PCB板级设计有全面的参考和学习价值。 这是根据规则驱动布局的示例。

部分文件列表

文件名文件大小修改时间
Cadence 17.4工程示例 6 根据规则驱动布局/classlib/20l10/chips/chips.prt3KB2008-11-14 08:28:04
Cadence 17.4工程示例 6 根据规则驱动布局/classlib/20l10/chips/Copy of chips.prt4KB2008-11-14 08:12:26
Cadence 17.4工程示例 6 根据规则驱动布局/classlib/20l10/chips/master.tag1KB2001-03-19 10:46:48
Cadence 17.4工程示例 6 根据规则驱动布局/classlib/20l10/entity/master.tag1KB2007-07-25 07:28:52
Cadence 17.4工程示例 6 根据规则驱动布局/classlib/20l10/entity/pc.db1KB2007-07-25 07:28:52
Cadence 17.4工程示例 6 根据规则驱动布局/classlib/20l10/entity/verilog.v1KB2007-07-25 07:28:52
Cadence 17.4工程示例 6 根据规则驱动布局/classlib/20l10/entity/vhdl.vhd1KB2007-07-25 07:28:52
Cadence 17.4工程示例 6 根据规则驱动布局/classlib/20l10/entity/vlog004u.sir1KB2007-07-25 07:28:52
Cadence 17.4工程示例 6 根据规则驱动布局/classlib/20l10/metadata/master.tag1KB2007-07-25 07:28:52
Cadence 17.4工程示例 6 根据规则驱动布局/classlib/20l10/metadata/pdv_validation.txt1KB2007-07-25 07:28:52
Cadence 17.4工程示例 6 根据规则驱动布局/classlib/20l10/metadata/pinlist.txt7KB2007-07-25 07:28:52
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