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Cadence高速电路板设计与仿真(第6版)--信号与电源完整性分析 第6-7章 工程文件
资料介绍
部分文件列表
文件名 | 文件大小 | 修改时间 |
6-7章 工程文件/allegro.jrl | 4KB | 2017-08-19 10:15:40 |
6-7章 工程文件/allegro.jrl,1 | 29KB | 2017-08-19 10:08:20 |
6-7章 工程文件/DDR3_ADDR.top | 18KB | 2017-07-05 10:07:00 |
6-7章 工程文件/devices.dml | 5231KB | 2017-04-15 17:00:58 |
6-7章 工程文件/devices.dml,1 | 5140KB | 2017-04-15 17:00:58 |
6-7章 工程文件/ibis_models.inc,1 | 1KB | 2017-08-18 22:16:04 |
6-7章 工程文件/interconn.iml | 1476KB | 2017-08-18 22:12:16 |
6-7章 工程文件/interconn.iml,1 | 1472KB | 2017-07-11 09:39:14 |
6-7章 工程文件/license_use.log | 1KB | 2017-04-13 17:44:38 |
6-7章 工程文件/master.tag | 1KB | 2017-07-08 20:41:26 |
6-7章 工程文件/mosaic.log | 1KB | 2017-07-11 11:07:06 |
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资料:bitboy
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