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3.125Gb／s基于PS／PI型的时钟与数据恢复电路设计
资料介绍
基于标准0．18μmCMOS工艺，设计了一种全速率PS／PI型时钟与数据恢复（CDR）电路。该电路主要由bang—bang型鉴相器、数字控制模块、分接器、相位选择器以及相位插值器等模块构成。根据本CDR的特点，提出了一种在分接器后对超前、滞后信息进行统计比较得到一组低速信号来解决高速模拟电路和低速数字电路之间的接口问题。
Based on 0.18umCMOS process, a full rate of PS/PI clock and data recovery （ CDR ） circuit was designed. The circuit mainly consists of a bang-bang phase detector, digital controller, de-multiplexer, phase selector, and phase interpolator. According to the characterist-ics of the CDR, there is proposed a method of comparing the UP and DN information after demultiplexer ,in order to get a batch of speed analog circuit and low speed digital circuit. signals to solve the problem of interface between h-igh
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| 3.125Gb／s基于PS／PI型的时钟与数据恢复电路设计.pdf | 618K |
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