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Verilog Micron公司技术支持发给我的SDRAM控制器代码

更新时间：2020-12-05 08:00:09 大小：291K 上传用户：xzxbybd查看TA发布的资源 标签：SDRAM控制器 下载积分：5分 评价赚积分 （如何评价?） 打赏 收藏 评论(0) 举报

资料介绍

Verilog Micron公司技术支持发给我的SDRAM控制器代码


`include "../src/define.v"


`timescale 1ns / 100ps

module sdrm (/*AUTOARG*/

   // Outputs

   sd_add, sd_ras, sd_cas, sd_we, sd_ba, Clk_SDp, sd_cke, sd_cs1,

   sd_cs2, sd_dqm, 

   // Inouts

   sd_data, AD, 

   // Inputs

   Reset, Clkp, Clk_FBp, we_rn, data_addr_n

   );

   

   inout [(`DATA_MSB):0] sd_data, AD;

   output [10:0]     sd_add;

   output        sd_ras, sd_cas, sd_we, sd_ba, Clk_SDp;

   output        sd_cke, sd_cs1, sd_cs2; 

   output [3:0]      sd_dqm;

   

   input         Reset, Clkp, Clk_FBp, we_rn, data_addr_n;

   

   wire [(`DATA_MSB):0]  sd_data;

   wire [10:0]       sd_add_op;

   wire [(`DATA_MSB):0]  sd_data_i, AD, AD_i;

   wire [(`DATA_MSB):0]  sd_data_reg;

   wire          sd_cke_o, sd_cs1_o, sd_cs2_o, sd_ba_op, ready_o;

   wire [3:0]        sd_dqm_o;

   wire          Reset, Reset_i;


   reg [31:0]        sd_data_o;

   reg [(`DATA_MSB):0]   sd_data_t, sd_data_R, AD_o;

   reg [10:0]        sd_add_o;

   reg           sd_ba_o, sd_cas_o, sd_ras_o, sd_we_o;

   reg [3:0]         sd_doe_n;


   wire [3:0]        sd_doe_np;

   wire          Clkp, Clk_FBp, Clk_SDp;

   wire          Clk_FB, Clk_i, Clk_j, Clk0A, Clk0B, Clk0C;

   wire          Locked2, Locked1, Locked_i, Locked_j, logic1, logic0, Clk;

   wire          sd_ras_op, sd_cas_op, sd_we_op, write_st;

   wire          AD_tri;

   wire [(`ADDR_MSB):0]  Add_reg;

   reg [(`ADDR_MSB):0]   AD_reg;

   wire [1:0]        rcd_c_max, cas_lat_max;

   wire [2:0]        burst_max, Act_st;

   wire [3:0]        ki_max;

   wire [15:0]       ref_max;


image.pngimage.png

部分文件列表

文件名文件大小修改时间
verilog/README6KB1999-09-23 14:21:34
verilog/synth/run_synth1KB1999-06-25 14:36:10
verilog/synth/sdrm.edf319KB1999-06-29 10:32:06
verilog/synth/sdrm.scr3KB1999-06-29 10:30:30
verilog/synth/setup.scr3KB1999-06-02 12:27:36
verilog/src/brst_cntr.v1KB1999-09-09 13:51:34
verilog/src/cslt_cntr.v1KB1999-09-09 13:51:34
verilog/src/define.v1KB1999-09-09 13:51:36
verilog/src/ki_cntr.v1KB1999-09-09 13:51:36
verilog/src/rcd_cntr.v1KB1999-09-09 13:51:36
verilog/src/ref_cntr.v1KB1999-09-09 13:51:36
...

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