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​verilog hdl教程135例 VERILOG源码例子

更新时间：2020-12-05 07:58:04 大小：178K 上传用户：xzxbybd查看TA发布的资源 标签：Verilog HDL 下载积分：3分 评价赚积分 （如何评价?） 打赏 收藏 评论(0) 举报

资料介绍

verilog hdl教程135例  VERILOG源码例子


【例 3.1】4 位全加器 module adder4(cout,sum,ina,inb,cin); output[3:0] sum; output cout; input[3:0] ina,inb; input cin; assign {cout,sum}=ina+inb+cin; endmodule 【例 3.2】4 位计数器 module count4(out,reset,clk); output[3:0] out; input reset,clk; reg[3:0] out; always @(posedge clk) begin if (reset) out<=0; //同步复位 else out<=out+1; //计数 end endmodule 【例 3.3】4 位全加器的仿真程序 `timescale 1ns/1ns `include "adder4.v" module adder_tp; //测试模块的名字 reg[3:0] a,b; //测试输入信号定义为 reg 型 reg cin; wire[3:0] sum; //测试输出信号定义为 wire 型 wire cout; integer i,j;



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verilog hdl教程135例/
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verilog hdl教程135例/source/
verilog hdl教程135例/source/_desktop.ini
verilog hdl教程135例/source/chap10/
verilog hdl教程135例/source/chap10/_desktop.ini
verilog hdl教程135例/source/chap10/acc.acf
verilog hdl教程135例/source/chap10/acc.hif1KB
verilog hdl教程135例/source/chap10/acc.v1KB
verilog hdl教程135例/source/chap10/accn.v
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