[源代码]Verilog传奇--从电路出发的HDL代码设计时序逻辑

更新时间：2022-11-15 22:35:09 大小：289K 上传用户：Laspide 查看TA发布的资源 标签：Verilog HDL 电路代码 下载积分：2分评价赚积分（如何评价?）打赏收藏评论(0) 举报

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电路图是代码的基础，代码是电路图的描述，这是数字逻辑系统设计的基本思路。遵循这种思路，从电路出发系统地介绍了Verilog语言的知识。介绍了Verilog语言的基础知识以及对应的电路设计技巧，其中重点强调了“看图（电路图）说话（写Verilog代码）”的思想。除了基本知识、可综合语句、仿真验证外，还讲解了复杂系统设计方法，介绍了3种不同算法的DDS系统的设计。通过练习全面地掌握针对工程实践的Verilog语言的知识，并且了解了系统算法与定点化、系统结构与电路设计等概念。这是“时序逻辑”章节相关的学习示例。

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文件名	文件大小	修改时间
[源代码]Verilog传奇--从电路出发的HDL代码设计时序逻辑/Example 5.10 DFF_Link_4_8bits/DFF_Link_4_8bits.bmp	1679KB	2016-09-29 13:33:48
[源代码]Verilog传奇--从电路出发的HDL代码设计时序逻辑/Example 5.10 DFF_Link_4_8bits/DFF_Link_4_8bits.v	1KB	2016-09-29 13:32:54
[源代码]Verilog传奇--从电路出发的HDL代码设计时序逻辑/Example 5.10 DFF_Link_4_8bits/DFF_Link_4_8bits_test.v	1KB	2016-09-29 13:32:54
[源代码]Verilog传奇--从电路出发的HDL代码设计时序逻辑/Example 5.12 DFF_Link_Circle/DFF_link_4_Circle.bmp	1679KB	2016-09-29 13:33:46
[源代码]Verilog传奇--从电路出发的HDL代码设计时序逻辑/Example 5.12 DFF_Link_Circle/DFF_Link_Circle.v	2KB	2016-09-29 13:32:54
[源代码]Verilog传奇--从电路出发的HDL代码设计时序逻辑/Example 5.12 DFF_Link_Circle/DFF_Link_Circle_test.v	3KB	2016-09-29 13:32:54
[源代码]Verilog传奇--从电路出发的HDL代码设计时序逻辑/Example 5.13 Abs_Staturation/abs_saturation.bmp	1322KB	2016-09-29 13:33:46
[源代码]Verilog传奇--从电路出发的HDL代码设计时序逻辑/Example 5.13 Abs_Staturation/Abs_Saturation.v	1KB	2016-09-29 13:32:54
[源代码]Verilog传奇--从电路出发的HDL代码设计时序逻辑/Example 5.13 Abs_Staturation/Abs_Saturation_test.v	4KB	2016-09-29 13:32:54
[源代码]Verilog传奇--从电路出发的HDL代码设计时序逻辑/Example 5.14 Adder_4bits_Pipeline/Adder_4bits_Pipeline.bmp	1325KB	2016-09-29 13:33:46
[源代码]Verilog传奇--从电路出发的HDL代码设计时序逻辑/Example 5.14 Adder_4bits_Pipeline/Adder_4bits_Pipeline.v	3KB	2016-09-29 13:32:54
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