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用verilog编写的抢答器实验设计
资料介绍
用verilog编写的抢答器实验设计，适合新手学习参考
部分文件列表
| 文件名 | 文件大小 | 修改时间 |
| qiangdaqi/.lso | 1KB | 2009-02-16 22:26:30 |
| qiangdaqi/adder.v | 1KB | 2000-01-02 23:50:10 |
| qiangdaqi/ban.v | 1KB | 2000-01-02 23:45:30 |
| qiangdaqi/control.ngc | 13KB | 2009-02-16 22:13:20 |
| qiangdaqi/control.ngr | 15KB | 2009-02-16 22:13:20 |
| qiangdaqi/control.prj | 1KB | 2009-02-20 17:22:08 |
| qiangdaqi/control.stx | 1KB | 2009-02-20 17:22:10 |
| qiangdaqi/control.v | 2KB | 2009-02-20 17:22:06 |
| qiangdaqi/control.xst | 1KB | 2009-02-20 17:22:08 |
| qiangdaqi/control_stx.prj | 1KB | 2000-01-02 22:33:08 |
| qiangdaqi/control_vhdl.prj | 1KB | 2009-02-20 17:22:10 |
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资料：bitboy
全部评论(2)
2023-02-20 23:00:00杨义
内容不错
2020-09-21 11:42:53阿莱布里
好