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用verilog编写的抢答器实验设计

更新时间：2020-07-21 12:52:14 大小：1M 上传用户：年轻的国王查看TA发布的资源 标签：verilog抢答器 下载积分：0分 评价赚积分 （如何评价?） 打赏 收藏 评论(2) 举报

资料介绍

用verilog编写的抢答器实验设计，适合新手学习参考

部分文件列表

文件名文件大小修改时间
qiangdaqi/.lso1KB2009-02-16 22:26:30
qiangdaqi/adder.v1KB2000-01-02 23:50:10
qiangdaqi/ban.v1KB2000-01-02 23:45:30
qiangdaqi/control.ngc13KB2009-02-16 22:13:20
qiangdaqi/control.ngr15KB2009-02-16 22:13:20
qiangdaqi/control.prj1KB2009-02-20 17:22:08
qiangdaqi/control.stx1KB2009-02-20 17:22:10
qiangdaqi/control.v2KB2009-02-20 17:22:06
qiangdaqi/control.xst1KB2009-02-20 17:22:08
qiangdaqi/control_stx.prj1KB2000-01-02 22:33:08
qiangdaqi/control_vhdl.prj1KB2009-02-20 17:22:10
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