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利用Verilog设计的16位CPU的设计案例
资料介绍
利用Verilog设计的16位CPU的设计案例,适合感兴趣的学习者学习,可以提高自己的能力,大家可以多交流哈
部分文件列表
文件名 | 文件大小 | 修改时间 |
16位CPU的verilog代码/cpu/CPU.v | 5KB | 2008-01-24 15:34:10 |
16位CPU的verilog代码/cpu/decoder.v | 1KB | 2008-01-23 20:57:38 |
16位CPU的verilog代码/cpu/ram.v | 1KB | 2008-01-24 08:18:48 |
16位CPU的verilog代码/cpu/RISC_CPU设计练习.doc | 810KB | 2005-10-26 09:02:46 |
16位CPU的verilog代码/cpu/rom.v | 1KB | 2008-01-24 09:36:18 |
16位CPU的verilog代码/cpu/test.v | 8KB | 2008-01-27 22:57:06 |
16位CPU的verilog代码/cpu/test1.dat | 1KB | 2008-01-23 11:03:16 |
16位CPU的verilog代码/cpu/test1.pro | 3KB | 2008-01-23 21:04:38 |
16位CPU的verilog代码/cpu/test2.dat | 1KB | 2008-01-23 11:17:36 |
16位CPU的verilog代码/cpu/test2.pro | 2KB | 2008-01-23 21:05:14 |
16位CPU的verilog代码/cpu/test3.dat | 1KB | 2008-01-23 12:18:16 |
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全部评论(2)
2023-04-21 22:10:09杨义
内容还行
2020-05-06 13:28:10suxindg
谢谢分享