SystemVerilog Proxy for SYSTEMC Libraries

更新时间：2019-09-10 06:04:32 大小：4M 上传用户：sun2152 查看TA发布的资源 标签：systemverilog 下载积分：1分评价赚积分（如何评价?）打赏收藏评论(0) 举报

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WHAT PROBLEM ARE WE TRYING TO SOLVE? Transitioning from SC testbench to UVM/SV testbench

-Allow for the current C++ library functionality to be referenced in SV

-Sequence should be able to construct multiple instances of the class

-From the user perspective, it should look like a SV class but under the hood it calls the C++

class.

4For example: DC front end is in SV while back end is still in C++

4Allows for Reuse C++libraries

-Automate the reuse C++libraries

-Leaves the original library untouched

4Time consuming(some libraries)

-systemC is used e.g. wait on events, register reads..…

-Need to be in a systemC context in order to consume time

-Just directly calling through DPI does not provide a system C context Some libraries are purely functional and have no time consuming methods

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