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systemverilog验证学习笔记

更新时间：2019-10-22 21:19:49 大小：39K 上传用户：xuzhen1查看TA发布的资源 标签：systemverilog 下载积分：1分 评价赚积分 （如何评价?） 打赏 收藏 评论(0) 举报

资料介绍

=阻塞串行

<=非阻塞并行

1）时序逻辑-使用非阻塞赋值

2）锁存器--使用非阻塞赋值

3）用always块生成的组合逻辑---用阻塞赋值

4）在同一个always块中既有时序逻辑又有组合逻辑-—

用非阻塞赋值

5）在同一个always块中不要既用阻塞赋值又用非阻塞赋值

6）不要在一个以上的always块中对同一个变量赋值

7）用Ssrobe显示用非阻塞赋值指定的变量值

8）不要用#0过程性赋值Modport将信号分组并指明方向

函数不能消耗时间，不能有#100@（posedge clkwait之类的阻塞语句Interface arb_ifinput bit clk）；Logic[1：0]a，b；Logic rst；Modport test（output a.rst，Input b，clk）；Endinterface

Module arb（arb_if.test arbif）；Endmodule数组定位

Int tqlS].d1=（9，1，8，3，44）；Tq=d.find_index（x）with（item>3）；//0，2，4，5}得到的是脚标Tq=d.find with（item>3）；/（9，8，4，4}

数组求和

Int count，total；


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