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SystemVerilog与Verilog描述状态机FSM之比较
资料介绍
随着芯片制造工艺的迅猛发展，片上系统（SOC）已经成为当今集成电路设计的主流。在系统芯片的设计流程中，像系统定义、软硬件划分，设计实现等，集成电路设计界一直在考虑如何满足sOC的设计要求，一直在寻找一种能同时实现较高层次的软件和硬件描述的系统级设计语言。正是在这种情况下，由Accellera标准组织在Verilog的基础上进行扩展从而形成了SystemVerilog。SystemVer ilog是一种硬件描述和验证语言（HDVL），它基于IEEE 1364-2001Verilog硬件描述语言（HDL），并对其进行了根本性的修改，包括扩充了C语言数据类型和结构、压缩和非压缩数组、接口、断言等，这些都使得SystemVerilog在一个更高的抽象层次上提高了设计的建模能力。利用SystemVeriog 新增的如枚举类型、新的过程语句等特性，来描述如状态机（FSM）这样的时序逻辑，可以方便设计，增强代码的阅读性和可维护性，并且能够提升设计效果，提高验证水平。同时，增强了Veriog 跨软件平台翻译的一致性，避免了因使用不同工具而导致设计产生
错误情况的发生。本文首先介绍了状态机的一些基本概念，然后讨论了状态机的编码风格，最后重点比较SystemVeribg与Verilog描述有限状态机的异同。
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