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PIPELINEDADC中高速采样保持电路的研究与设计
资料介绍
采样保持（S/H）电路单元作为高速高分辨率流水线型模数转换器中的重要单元一直是研究者十分关注的重要内容。采样保持电路用于流水线型模数转换器的最前端，其信号精度和建立速度直接影响到整个流水线型模数转换器的分辨率和转换速率，同时也是采样保持电路性能评估的主要因素。
这里基于SMIC.18um，1.8V电源电压CMOS工艺，研究和设计一个适用于输入信号范围为1V，分辨率为10bit，转换速率为180MHz流水线型模数转换器中的采样保持电路。在输入满幅度，89.20MHz正弦波，时钟采样率为178.57MHz的条件下，为了使ADC得到9位有效精度，要求采样保持电路的SNR不小于59dB，ADC的SNR不小于56dB。
论文介绍了采样保持电路在流水线型模数转换器中的功能和作用，概述了采样保持电路的基本理论，详细分析了采样保持电路采样模式和保持模式，在采样模式下，对电荷注入效应和开关电阻的非线性进行深入研究；在保持模式下，重点建立了输出信号建立时间的数学模型，并介绍了运算放大器的误差和一些常用的运算放大器结构。根据理论分析和系统要求设计采样保持电路，具体电路设计包括翻转式采样保持电路总体电路的设计和各模块电路设计：运算放大器，偏置电路，共模反馈电路，bootstrap开关和非交叠两相时钟，其中重点设计了增益增强型结构的运算放大器。电路设计完成后，进行了采样保持电路的版图设计。
用Hspice对采样保持电路进行仿真，当建立精度小于0.5mV时，建立时间为1.67ns，验证了建立的数学模型的可行性。将采样保持电路单元应用到10位180MHz流水线型模数转换器中，在输入满幅度，89.20MHz正弦波，时钟采样率为178.57MHz的条件下，得采样保持电路的SFDR为77.3dB，ADC的SNDR为56.50dB，SNR为56.86dB，THD为-67.51dB，SFDR为69.82dB，结果显示设计的采样保持电路完全满足ADC的系统要求。
关键词：流水线型模数转换器，采样保持电路，信噪比，建立时间，增益增强型运算放大器，共模反馈，开关电容
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| PIPELINEDADC中高速采样保持电路的研究与设计.pdf | 15M |
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