LKS32MC08x_用户手册_v1.34

LKS32MC08x_用户手册_v1.34 文档约定 1.1 寄存器读写权限 RW 读/写，软件可以读写这些位。 RO 只读，软件只能读取这些位。 WO 只写，软件只能写入该位。读取该位时将返回默认值。 RW1C(Read and Write 1 to Clear) 可读，写 1 清零。 1.2 缩略词汇表 字：32 位数据/指令。 半字：16 位数据/指令。 字节：8 位数据。 双字：64 位数据。 ADC：Analog-Digital Converter，模数转换器 DAC：Digital-Analog Converter，数模转换器 BGP：Bandgap，带隙基准 WDT：Watch dog，看门狗 LSI：Low Speed Internal Clock，即 32kHZ RC 时钟 HSI：High Speed Internal Clock，即 4MHz RC 时钟 HSE：High Speed External Clock，即 4~8MHz 外部晶振时钟 PLL：Phase Lock Loop Clock，即 96MHz 锁相环时钟，通常用作系统高速时钟 POR：Power-On Reset，即上电复位，芯片系统上电时产生的复位信号 NVR：Non-Volatile Register，flash 中区别于 main 区域之外的一块存储区域 IAP（在应用中编程）：IAP 是指可以在用户程序运行期间对微控制器的 Flash 进行重新编程。 ICP（在线编程）：ICP 是指可以在器件安装于用户应用电路板上时使用 JTAG 协议、 SWD 协议 或自举程序对微控制器的 Flash 进行编程。 CW：Clock wise，顺时针 CCW：Counter clock wise，逆时针 Option bytes: 选项字节，保存在 Flash 中的 CPU 配置字节 内核 3.1 ARM®CortexTM-M0 核心 Cortex-M0 是 Cortex-M 家族中的 M0 系列。最大特点是低功耗的设计。Cortex-M0 为 32 位、3 级流水线 RISC 处理器，其核心仍为冯.诺依曼结构，是指令和数据共享同一总线的架构。作为新一 代的处理器，Cortex-M0 的设计进行了许多的改革与创新，如系统存储器地址映像(System Address Map)、改善效率并增强确定性的嵌套向量中断系统(NVIC)与不可屏蔽中断(NMI)、全新的调试单元 等等，都带给了使用者全新的体验和更便利、更有效率的操作。 Cortex-M0 其核心架构为 ARMv6M，其运算能力可以达到 0.9 DMIPS/MHz，而与其他的 16 位 与 8 位处理器相比，由于 CortexM0 的运算性能大幅提高，所以在同样任务的执行上 Cortex-M0 只 需较低的运行速度，而大幅降低了整体的动态功耗。 有关内核的更多信息请参考 ARM 官方技术手册“Cortex-M0 Technical Reference Manual”（汉译 版本为“Cortex-M0 技术参考手册”）。 本小节重点描述 NVIC 控制器、SysTick 定时器、LKS32MC08x 中断向量表定义及中断向量表重 定义三个功能。 3.2 NVIC 控制器 为了管理中断请求的优先级并处理其他异常，Cortex-M0 处理器内置了嵌套中断控制器（NVIC）。 NVIC 的一些可编程控制器控制着中断管理功能，这些寄存器被映射到系统地址空间里，它们所处的 区域被称为系统控制空间（SCS）。SCS 的地址空间为：0xE000_E000 – 0xE000_EFFF。 NVIC 有以下特性： ➢ 灵活的中断管理； Cortex-M0 处理器中，每一个外部中断都可以被使能或者禁止，并且可以被设置为挂起状态或 者清除状态。处理器的中断可以是电平信号的（在中断服务程序清除中断请求以前，外设的请 求会一直保持），也可以是脉冲信号的（最小一个始终周期），这样中断控制器就可以处理任何 中断源。 ➢ 支持嵌套中断； Cortex-M0 处理器的任何中断都有一个固定或者可编程的中断优先级。当外部中断之类的异常 发生时，NVIC 将该异常的优先级与当前的优先级进行比较，如果新的优先级更高，当前的任务 会被暂停，处理器进行核心寄存器入栈保持，然后开始处理新的异常程序，这个过程也被称为 “抢占”。高优先级的中断完成后，异常返回就会执行，处理器自动进行出栈操作恢复刚才寄存 器的值，并继续运行刚才的任务。这种机制并没有带来软件开销。 ➢ 向量化的异常入口； 异常发生时，处理器需要定位异常对用的程序入口。传统的处理方式需要软件去完成。而 M0 处理器会从存储器的向量表中，自动定位异常的程序入口。从异常到异常的处理事件会被缩减。