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一个串行接收并行发送的缓存器实验设计
资料介绍
一个串行接收,并行发送的缓存器实验设计,适合新手学习参考
部分文件列表
文件名 | 文件大小 | 修改时间 |
实验提交/串行接收并行发送FIFO的设计与验证.docx | 424KB | 2012-03-09 10:39:54 |
实验提交/设计源码/SRAM/Memory.v | 1KB | 2008-01-01 05:18:58 |
实验提交/设计源码/SRAM/SRAM.v | 1KB | 2008-01-01 05:31:52 |
实验提交/设计源码/SRAM/Synchronous_Receive.v | 4KB | 2011-12-15 19:33:40 |
实验提交/设计源码/SRAM/test_Memory.v | 1KB | 2011-12-18 20:46:50 |
实验提交/设计源码/SRAM/test_SRAM.v | 2KB | 2011-12-18 12:17:14 |
实验提交/设计源码/SRAM/test_Synchronous_Receive.v | 2KB | 2011-12-18 20:36:08 |
实验提交/设计源码/SRAM2/Asynchronous_Receive.v | 4KB | 2011-12-27 22:44:52 |
实验提交/设计源码/SRAM2/Memory.v | 1KB | 2008-01-01 05:18:58 |
实验提交/设计源码/SRAM2/SRAM2.v | 1KB | 2011-12-29 00:52:38 |
实验提交/设计源码/SRAM2/test_Asynchronous_Receive.v | 6KB | 2011-12-18 20:40:18 |
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2023-02-20 23:00:09杨义
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