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高速数据采集系统设计与实现
资料介绍
高速数据采集是现代信息科技的重要环节，将人们所需要的信息进行采集并处理。随着电子科学技术的迅猛发展，高速数据采集系统逐渐向高采样率、高采样位宽和高速率上位机接口的趋势发展。
本论文依托于实验室与武汉邮电科学研究院光纤通信与网络技术国家重点实验室横向课题高速数据采集系统，旨在设计一个具有高速ADC、高速DAC和通过以太网接口与上位机通信的高速数据采集系统。此系统分为4个部分，包括：系统时钟模块、高速ADC模块、高速DAC模块和以太网模块。高速ADC模块和高速DAC模块的数据处理以及以太网模块的MAC功能均由FPGA实现，FPGA在本系统中将划分为三部分的功能。
系统时钟模块为高速ADC模块、高速DAC模块和以太网模块提供工作时钟，PLL锁相环芯片倍频外部晶振产生工作时钟，AVR单片机通过SPI接口配置PLL的工作模式。高速ADC模块功能是高速ADC芯片采集信号并传输到FPGA，由FPGA处理采样信号，FPGA的处理过程为数据接收、统一时钟域和通道同步。以太网模块将高速ADC模块采集到的数据发送到上位机，MAC层功能FPGA实现，物理层功能由PHY芯片实现，网络协议采用UDP/IP协议。高速DAC模块将存储在FPGA内部的信号数据进行数模转换产生模拟信号，FPGA在此模块中完成数据存储、数据读取、数据交织和数据传输。
本高速数据采集系统，最终实现了高速ADC工作在三种模式，单通道5Gsps、双通道2.5Gsps或4通道1.25Gsps采样，采样位宽均为8bit；高速DAC到达2.5Gsps采样和采样位宽14bit；实现通过以太网与上位机传输数据。在本论文的最后针对设计和测试结果中的不足之处，提出了系统的改进方案。
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