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基于FPGA的反应时间测试机verilog HDL实验

更新时间：2020-04-20 08:46:17 大小：3K 上传用户：年轻的国王查看TA发布的资源 标签：fpgaverilog hdl 下载积分：0分 评价赚积分 （如何评价?） 打赏 收藏 评论(1) 举报

资料介绍

基于FPGA的反应时间测试机verilog HDL实验，适合感兴趣的学习者学习，可以提高自己的能力，大家可以多交流哈

部分文件列表

文件名文件大小修改时间
CODE/antis.v1KB2009-05-17 15:00:26
CODE/clocker.v1KB2009-05-15 23:52:16
CODE/counter.v1KB2009-05-17 19:53:52
CODE/decoder.v1KB2009-05-13 21:40:42
CODE/fouler.v1KB2009-05-13 20:03:22
CODE/randomer.v1KB2009-05-24 01:28:10
CODE/stater.v3KB2009-05-15 20:55:26
CODE/top.v1KB2009-05-16 00:03:30
CODE/transcript1KB2009-05-28 20:40:08
CODE1KB2012-01-16 12:07:46

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全部评论(1)

  • 2022-06-22 20:15:31吴浪2022

    反应时间这个写的非常好

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