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FIFO full_adder SPI接口 分頻器等9个VHDL设计源码Quartus工程文件
资料介绍
FIFO full_adder SPI接口 分頻器等9个VHDL设计源码Quartus工程文件， Quartus软件版本9.0,可以做为你的学习设计参考。
library IEEE;
use _logic_;
use _logic_;
use _logic_;
entity spi_in is
port(
sck_in:in std_logic;
mosi:in std_logic;--收
miso:out std_logic;--发
data_out:out std_logic_vector(7 downto 0)
);
end spi_in;
architecture spi_behave of spi_in is
signal gain_data:std_logic_vector(7 downto 0);
signal num:integer range 0 to 9;
begin
process(sck_in)
begin
if(sck_in'event and sck_in='1')then
if(num=9)then
num<=0;
else
num<=num+1;
end if;
end if;
if(num>0 and num<9)then
gain_data(9-num)<=mosi;
else
data_out<=gain_data;
end if;
end process;
end spi_behave;
部分文件列表
| 文件名 | 大小 |
| 4选1选择器/ | |
| 4选1选择器/mux4/ | |
| 4选1选择器/mux4/db/ | |
| 4选1选择器/mux4/db/mux4.(0).cnf.cdb | 1KB |
| 4选1选择器/mux4/db/mux4.(0).cnf.hdb | 1KB |
| 4选1选择器/mux4/db/mux4.asm.qmsg | 2KB |
| 4选1选择器/mux4/db/mux4.cbx.xml | |
| 4选1选择器/mux4/db/mux4.cmp.ecobp | |
| 4选1选择器/mux4/db/mux4.cmp.kpt | |
| 4选1选择器/mux4/db/mux4.cmp.rdb | 4KB |
| 4选1选择器/mux4/db/mux4.cmp0.ddb | |
| ... | |
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