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基于CPLDFPGA的多串口设计
资料介绍
本文利用嵌入式技术，提出基于CPLD/FPGA的多串口扩展设计方案。实现并行口到多个全双工异步通讯口之间的转换，并根据嵌入式系统实时性的需要，在每个UART 接收器中开辟了8个接收缓冲单元，实现高速嵌入式CPU与RS232通讯设备之间的速度匹配，同时，串行口波特率等参数可根据需要进行设置。
部分文件列表
| 文件名 | 大小 |
| 基于CPLDFPGA的多串口设计.pdf | 888KB |
| 资料说明.txt | 1KB |
| Readme-说明.htm | 1KB |
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