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12Bit40MSPsPipelineADC关键模块的设计
资料介绍
目前诸如 SONET、DVC、Base Station、DVDAudio等电子设备对于ADC的速度要求从100KHz到75GHz，对其的精度要求为6bit到24bit。而我们所接触更多一些的电子设备对于ADC的速度和精度要求分别为几百兆赫兹和10bit到18bit，而能同时满足速度和精度要求的模数转换器主要采用流水线架构实现。
流水线架构的ADC中存在诸多的非理想效应，例如运放有限的带宽和增益、比较器输入端的失调电压、采样保持器的开关的导通电阻、电容之间存在的失配等，因此在设计时需要认真地关注这些问题。在课题的设计过程中，本文对这些非理想因素进行分析研究并通过电路结构参数的调整使得ADC的性能达到设计了指标。综合考虑功耗、速度等流水线ADC的关键性能参数之间的折衷关系，选择了1.5位每级来实现流水线架构的ADC，整个流水线ADC应用10个1.5bit/stage的流水线级以及一个不带有数字校准技术的2bit FLASH型ADC构成。
本文设计了采样精度为12bit采样频率为40MHz的流水线ADC的关键模块，采用SMIC0.18umCMOS工艺。经过对本课题设计的电路的前仿真和提取寄生参数的版图的后仿真，在仿真输入信号为正弦信号，仿真的采样频率为40MHz时，该流水线架构的ADC信噪比（SNR）为70.1dB，无杂散动态范围（SFDR）为74.9dB，有效位数（ENOB）为11.35bit，达到了本课题40MHz采样速率和11bit有效位的设计目标。
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