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基于VHDL的带控制端口的加法器实验

更新时间：2020-05-27 21:18:20 大小：22K 上传用户：年轻的国王查看TA发布的资源 标签：VHDL 下载积分：0分 评价赚积分 （如何评价?） 打赏 收藏 评论(3) 举报

资料介绍

 基于VHDL的带控制端口的加法器实验，适合感兴趣的学习者学习，可以提高自己的能力，大家可以多交流哈

部分文件列表

文件名文件大小修改时间
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1_ADDER/1_ADDER/files/L2.rpt1KB2003-02-17 13:06:00
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1_ADDER/1_ADDER/workdirs/aa/Anal.out1KB2003-02-17 13:06:00
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1_ADDER/1_ADDER/workdirs/WORK/BIT_RTL_ADDER.sim5KB2003-02-17 13:06:00
...

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