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（2,1,7）卷积码编码、译码Verilog源码

更新时间：2017-05-07 12:15:27 大小：82K 上传用户：dreaming230查看TA发布的资源 标签：（217）卷积码verilog 下载积分：2分 评价赚积分 （如何评价?） 打赏 收藏 评论(4) 举报

资料介绍

包含（2,1,7）卷积码编码、译码各种模块，使用Verilog hdl语言编写，还有测试文件

部分文件列表

文件名文件大小修改时间
VDK9R12/control.v3KB2001-02-13 04:20:18
VDK9R12/decoder.v3KB2001-02-13 04:20:18
VDK9R12/dff.v1KB2001-02-13 04:20:18
VDK9R12/params.v1KB2001-02-13 04:20:18
VDK9R12/ram.v10KB2001-02-13 04:20:18
VDK9R12/viterbi_encode9.v1KB2001-02-13 04:20:18
VDK9R12/bmg路径计算模块.v4KB2001-02-13 04:20:18
VDK9R12/mmu路径储存模块.v4KB2001-02-13 04:20:18
VDK9R12/acs加比选模块.v10KB2001-02-13 04:20:18
VDK9R12/tbu路径回溯模块.v2KB2001-02-13 04:20:18
VDK9R12/testbench测试模块.v14KB2001-02-13 04:20:18
...

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全部评论(4)

  • 2023-09-07 20:27:31AllTheWay1

    不错的参考资料！

  • 2019-04-15 08:41:44SMH123789

    我为什么打不开呢，点进去quartues没反应

  • 2018-09-17 11:28:09fghsd

    跑不起来，有些模块没有给

  • 2018-04-19 11:09:09changwan1

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