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2,1,7卷积码的viterbi译码算法的FPGA实现,内容详细,而且附带源代码
大小：2M 更新时间：2017-05-07 下载积分：2分
2,1,7卷积码的viterbi译码算法的FPGA实现,使用vhdl语言编写，内容详细,而且附带源代码
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（2,1,7）卷积码编码、译码Verilog源码
大小：82K 更新时间：2017-05-07 下载积分：2分
包含（2,1,7）卷积码编码、译码各种模块，使用Verilog hdl语言编写，还有测试文件
