FPGA设计 QURTUS II 瞎搞TimeQuest_的无责任笔记

更新时间：2020-06-30 13:24:28 大小：12M 上传用户：xzxbybd 查看TA发布的资源 标签：fpga 设计 qurtus ii timequest_ 下载积分：3分评价赚积分（如何评价?）收藏评论(0) 举报

资料介绍

TimeQuest 是Altera - Quartus II 旗下的东西，其中它（TimeQuest）用了一个“时序分

析模型”作为合格化时序的评估要求。在这里笔者需要强调一下，TimeQuest 中的“时

序”和Verilog HDL 语言中出现的时序是两个东西。Verilog HDL 语言中的时序是“模块

的沟通|活动记录”，反之TimeQuest 中出现的时序是发生在“物理上的路径延迟问题”。

我们先把Verilog HDL 语言忘了吧，笔者谈Verilog HDL 语言太多了导致脑子有点失衡

了。一般上分析时序所用的一套方法称为“静态时序分析”，关于静态时序分析网上有

太多的解释了，但是TimeQuest 有属于自己一套“分析时序的模型”，所以我们可以“先

无视”那些网上的鸟言鸟语。

唉~ TimeQuest 时序分析的模型如果要谈起来真的很耗的笔者的口水，笔者会努力慢慢

说的:

图1.2b 显示了，在T0 的时候Clock1 的启动沿（红色的箭头↑）使得reg1 向reg2 发

送数据。然后在T1 的时候（我们先看Clock2 的红色键头↑）Clock2 的锁存沿使得reg2

保存reg1 发送过来的数据。保持关系的概念就是在Clock1 的另一个上升沿来到之前

（Clock1 的绿色箭头），reg2 要尽可能的用最快的速度把reg1 发送过来的读取保存其

中。换句话说就是reg1 在T0 向reg2 发送的数据，在还没有更新别的数据之前，reg2

必须把reg1 在T0 向自己发送过来的数据保存起来。（在理想的时序下reg2 的锁存所

需的时间是0）

所以说我们可以这样计算理想保持关系值|理想保持关系时间，亦即“Clock1 的下一个

启动沿至当前Clock2 的锁存沿之间的长度”。在理想的状态下，如果reg1 和reg2 所

使共同时钟，又或者各自所使用的时钟都有同样的周期的话

文件名	大小
瞎搞TimeQuest 的无责任笔记2/
瞎搞TimeQuest 的无责任笔记2/Experiment01/
瞎搞TimeQuest 的无责任笔记2/Experiment01/db/
瞎搞TimeQuest 的无责任笔记2/Experiment01/db/divider_module.(0).cnf.cdb	1KB
瞎搞TimeQuest 的无责任笔记2/Experiment01/db/divider_module.(0).cnf.hdb	1KB
瞎搞TimeQuest 的无责任笔记2/Experiment01/db/divider_module.ace_cmp.bpm	1KB
瞎搞TimeQuest 的无责任笔记2/Experiment01/db/divider_module.ace_cmp.cdb	3KB
瞎搞TimeQuest 的无责任笔记2/Experiment01/db/divider_module.ace_cmp.hdb	9KB
瞎搞TimeQuest 的无责任笔记2/Experiment01/db/divider_module.ae.hdb	8KB
瞎搞TimeQuest 的无责任笔记2/Experiment01/db/divider_module.amm.cdb
瞎搞TimeQuest 的无责任笔记2/Experiment01/db/divider_module.asm.qmsg	2KB
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