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systemverilog教程

更新时间：2019-10-21 22:08:59 大小：19K 上传用户：xuzhen1 查看TA发布的资源 标签：systemverilog 下载积分：1分评价赚积分（如何评价?）打赏收藏评论(0) 举报

资料介绍

SystemVerilog Tutorials下面的手册会帮助你了解一些SystemVerilog中最重要的新特点。手册还提供了一些代码样本和例子使你可以对语言有更好“感觉”。这些辅导假设你们已经了解了一些Verilog 语言。

如果没有，你可以先去看看Verilog 设计者指南（Verilog Designer's Guide）。

*Data types*RTL design*Interfaces

·Clocking

*Assertion-based verification

*Classes

*Testbench automation and constraints

*The Direct Programming Interface（DPl）

SystemVerilog的数据类型

这个手册将描述Systemverilog新引进的数据类型。他们大多数都是可以综合的，并且可以使RTL级描述更易于理解和书写。

整型和实型

SystemVerilog引进了几种新的数据类型。C语言程序员会熟悉其中的大多数。引进新的数据类型构思是这样的，如果C语言和SystemVerilog有相同的数据类型可以使C语言算法模型更容易的转化为SystemVerilog模型。

Verilog的变量类型有四态：既是0，1，X，Z。SystemVerilog引进了新的两态数据类型，每一位只可以是0或是1。当你不需要使用的X和Z值时，譬如在写Testbench和做为for 语句的循环变量。使用两态变量的RTL级模型，可以使模拟器更有效率。并且使用得当的话将不会对综合结果产生影响。