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SPARTAN6-FPGA配置--中文翻译

更新时间：2020-01-02 23:44:05 大小：4M 上传用户：xuzhen1查看TA发布的资源 标签：FPGA 下载积分：2分 评价赚积分 （如何评价?） 打赏 收藏 评论(0) 举报

资料介绍

1 概述

1.1 什么是配置？

S6 的配置就是应用配置数据通过比特流的方式加载进入S6 内部存储器。

1.2 配置模式？

 主从角度（时钟方向）

 S6 可以主动地从外部非易失性存储器加载数据来配置自己

 S6 也可以被动的由外部微处理器等加载来配置自己

 位宽角度

 串行配置

 8bit/16bit 并行模式

因为FPGA 的配置数据是被存放在CMOS 配置锁存器（CCLs）中的，所以如果需要在

掉电之后才能进行重新配置。配置数据比特流需要通过特定的管脚进入FPGA 中。根据上述

配置模式的分类进行组合之后分为以下5 类配置模式：

 JTAG 配置模式

 主动串行（x1）/SPI(x2/x4)配置模式

 被动串行配置模式

 主动并行（x8/x16）配置模式

 被动并行（x8/x16）配置模式

1.2.1 主从模式与CCLK 的关系

在主动配置模式下，S6 默认的通过S6 内部晶体振荡器或者是外部主动时钟源

GCLK0/USERCCLK 来驱动CCLK 输出配置时钟。当使用内部晶振的时候，可以通过配置

BitGen 软件中的-g ConfigRate 位来进行配置时钟频率的选择，S6 默认设置为2MHz。

配置结束之后，S6 内部的晶振关闭，除非发生以下情况：

 使用SEU 侦测

 CFGMCLK 在启动初始的时候就已经连接了

 SUSPEND 模式下选择使用内部时钟（晶振仅在在唤醒的流程中开启）

 密钥使能

CCLK 管脚是一个复用引脚，在配置之前，片内是没有上拉电阻的。配置完成之后作为

IO 口使用，除非PERSIST 使用了。

被动配置模式下，CCLK 作为输入管脚。

不管在何种配置模式下面，JTAG 接口都是可用的。

1.3 配置方案

1.3.1 基本配置方案

基本配置方案包括使用XILINX 平台FLASH PROM 或者是第三方SPI PROM 进行主动

串行配置。这种解决方案能够最少的使用FPGA 的管脚，并且在I/O 电压的供应上更加具有

选择的灵活性。XILINX 的JTAG 编程软件也支持SPI PROM。


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S6 配置详细攻略  
何冰峰  
1 概述  
1.1 什么是配置？  
S6 的配置就是应用配置数据通过比特流的方式加载进入 S6 内部存储器。  
1.2 配置模式？  
主从角度（时钟方向）  
S6 可以主动地从外部非易失性存储器加载数据来配置自己  
S6 也可以被动的由外部微处理器等加载来配置自己  
位宽角度  
串行配置  
8bit/16bit 并行模式  
因为 FPGA 的配置数据是被存放在 CMOS 配置锁存器（CCLs）中的，所以如果需要在  
掉电之后才能进行重新配置。配置数据比特流需要通过特定的管脚进入 FPGA 中。根据上述  
配置模式的分类进行组合之后分为以下 5 类配置模式：  
JTAG 配置模式  
主动串行（x1）/SPI(x2/x4)配置模式  
被动串行配置模式  
主动并行（x8/x16）配置模式  
被动并行（x8/x16）配置模式  
1.2.1 主从模式与CCLK的关系  
在主动配置模式下，S6 默认的通过 S6 内部晶体振荡器或者是外部主动时钟源  
GCLK0/USERCCLK 来驱动 CCLK 输出配置时钟。当使用内部晶振的时候，可以通过配置  
BitGen 软件中的-g ConfigRate 位来进行配置时钟频率的选择，S6 默认设置为 2MHz。  
配置结束之后，S6 内部的晶振关闭，除非发生以下情况：  
使用 SEU 侦测  
CFGMCLK 在启动初始的时候就已经连接了  
SUSPEND 模式下选择使用内部时钟（晶振仅在在唤醒的流程中开启）  
密钥使能  
CCLK 管脚是一个复用引脚，在配置之前，片内是没有上拉电阻的。配置完成之后作为  
IO 口使用，除非 PERSIST 使用了。  
被动配置模式下，CCLK 作为输入管脚。  
不管在何种配置模式下面，JTAG 接口都是可用的。  
1.3 配置方案  
1.3.1 基本配置方案  
基本配置方案包括使用 XILINX 平台 FLASH PROM 或者是第三方 SPI PROM 进行主动  
串行配置。这种解决方案能够最少的使用 FPGA 的管脚，并且在 I/O 电压的供应上更加具有  
选择的灵活性。XILINX 的 JTAG 编程软件也支持 SPI PROM。  
1.3.2 低成本优先解决方案  
在某些特殊的应用中我们可以选用低成本的配置解决方案：  
假如在系统设计中有多余的非易失性存储器，那么我们把配置比特流镜像文件存放  
在这个存储器中。如果没有这样一个存储器件，也可以通过远端的一个连接来完成  
对 FPGA 的配置，这种情况下可以考虑被动串行/并行模式以及 JTAG 模式。  
假如在系统设计中一定会使用到一个非易失性存储器，那么可以与其他处理器共用  
这个存储器。FPGA 的配置比特流能够以任何处理器代码的方式存放在电路板上，  
这样 FPGA 配置数据和处理器代码可以共用一个存储器件。  
S6 也可以直接使用商业级 SPI 串行 FLASH 和并行 NOR FLASH 存储器进行配置。  
1.3.3 高速解决方案  
在某些应用中需要在很短的时间中就要是 FPGA 中的逻辑是可用的，所以 FPGA 配置  
模式和配置工具必须比普通的配置要快许多。配置时间包括配置逻辑的初始化时间加上配置  
时间，这个时间主要取决与配置设备的位宽以及配置逻辑的速度。例如，当使用一个 4-bit  
位宽 33MHz 的数据总线，3.6Mb 的配置数据需要 28ms 配置进入 XC6SLX16 FPGA 中。  
同样时钟频率下，并行配置模式必然比串行配置模式快。  
在菊花链中配置一片 FPGA 必然比配置多片 FPGA 快。但是如果多片 FPGA 并联  
独立分开配置速度是可以确定。  
在主动模式下，FPGA 内部产生 CCLK 配置时钟信号，CCLK 可由用户设置，最大  
CCLK 频率的设置取决于存放配置数据的非易失性存储器的读速率，一个高速的存  

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