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verilog的UARAT通信实例代码

更新时间：2023-04-07 21:16:53 大小：753K 上传用户：sxdclb查看TA发布的资源 标签：veriloguaratFIFO通信MAX1270 下载积分：2分 评价赚积分 （如何评价?） 打赏 收藏 评论(0) 举报

资料介绍

通过CPLD器件(MAXII_EMP1270),验证通过FIFO(8位，16字）做缓冲，进行串口通信（UART)，则试，单字节，字符，汉字，在32个字符内正常，供学习与工程参考。注解详细。

部分文件列表

文件名文件大小修改时间
FPGA_uart_fifo/ip/fifo.qip1KB2023-04-03 21:57:32
FPGA_uart_fifo/ip/fifo.v6KB2023-04-03 21:57:32
FPGA_uart_fifo/ip/fifo_bb.v5KB2023-04-03 21:57:32
FPGA_uart_fifo/ip/fifo_inst.v1KB2023-04-03 21:57:32
FPGA_uart_fifo/ip/greybox_tmp/cbx_args.txt1KB2023-04-03 21:57:00
FPGA_uart_fifo/prj/db/.cmp.kpt1KB2023-04-07 13:36:52
FPGA_uart_fifo/prj/db/altsyncram_vmb1.tdf12KB2021-07-15 11:13:14
FPGA_uart_fifo/prj/db/a_dpfifo_u541.tdf6KB2021-07-15 11:13:14
FPGA_uart_fifo/prj/db/cmpr_gtf.tdf2KB2023-04-03 22:05:40
FPGA_uart_fifo/prj/db/cmpr_hs8.tdf2KB2021-07-15 11:13:14
FPGA_uart_fifo/prj/db/cntr_ape.tdf3KB2023-04-03 22:05:40
...

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