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FPGA CPLD设计Verilog例程 数码管显示实验工程文件源码+说明文档
资料介绍
FPGA CPLD设计Verilog例程 数码管显示实验工程文件源码+说明文档
7 段数码管（不算小数点）的原理也很简单，它无非是由7 个发光二极管组成。这7 个
发光二极管有一个公共端，必须接GND（共阴极数码管）或者接VCC（共阳极数码管）。对
7 个二极管的另一端进行控制，相应的就能控制他们的亮暗。不同的亮暗组合就产生了数字
0-9 的显示效果。若希望数码管显示某个数字，只要给数码管的7 个段选接口送相应的译码
信号即可。
module led_seg7(
clk,rst_n,
sm_cs1_n,sm_cs2_n,sm_db
);
input clk; // 50MHz
input rst_n; // 复位信号，低有效
output sm_cs1_n,sm_cs2_n; //数码管片选信号，低有效
output[6:0] sm_db; //7 段数码管（不包括小数点）
reg[24:0] cnt; //计数器，最大可以计数到2 的25 次方*20ns=640ms
always @ (posedge clk or negedge rst_n)
if(!rst_n) cnt <= 25'd0;
else cnt <= cnt+1'b1; //循环计数
reg[3:0] num; //显示数值
always @
部分文件列表
| 文件名 | 大小 |
| sm4205的管脚图和led段码表.txt | 1KB |
| verilogled7/ | |
| verilogled7/db/ | |
| verilogled7/db/.cmp.kpt | |
| verilogled7/db/led_seg7.(0).cnf.cdb | 3KB |
| verilogled7/db/led_seg7.(0).cnf.hdb | 1KB |
| verilogled7/db/led_seg7.asm.qmsg | 2KB |
| verilogled7/db/led_seg7.asm.rdb | 1KB |
| verilogled7/db/led_seg7.asm_labs.ddb | 1KB |
| verilogled7/db/led_seg7.cbx.xml | |
| verilogled7/db/led_seg7.cmp.cdb | |
| ... | |
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资料：bitboy
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