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FPGA同步设计技术

更新时间：2020-06-30 16:08:54 大小：235K 上传用户：xzxbybd查看TA发布的资源 标签：fpga 下载积分：2分 评价赚积分 （如何评价?） 打赏 收藏 评论(0) 举报

资料介绍

FPGA同步设计技术


一、FPGA 同步设计

　　随着深亚微米VL S I 技术的迅速发展, FPGAö

CPLD 等可编程逻辑器件的资源有了极大的发展,

尤其是FPGA , 器件的集成度已达到上千万门, 系统

工作频率达到几百MHz。FPGA 在开发阶段具有安

全、方便、可随时修改设计等不可替代的优点, 在电

子系统中采用FPGA 可以极大的提升硬件系统设

计的灵活性, 可靠性, 以及提高硬件开发的速度和降

低系统的成本。FPGA 的固有优点使其得到越来越

广泛的应用, FPGA 设计技术也被越来越多的设计

人员所掌握。实际中使用一种好的系统设计方法可

以在很大程度上改善FPGA 应用中所出现的问题。

　　对于FPGA 设计, 同步设计将优于异步设计。

对于静态同步设计, 当满足以下两个条件时, 我们说

这个系统是同步的:

　　1. 每个边缘敏感部件的时钟输入是一次时钟

输入的某个函数; 并且仍是像一次时钟那样的时钟

信号。

　　2. 所有存储元件(包括计数器) 都是边缘敏感

的, 在系统中没有电平敏感存储元件。

　　我们对FPGA 的同步设计理解为所有的状态

改变都由一个主时钟触发, 而对具体的电路形式表

现为所有的触发器的时钟端都接在同一个主时钟

上。一个系统的功能模块在内部可以是局部异步的,

但是在模块间必须是全局同步的。CPU 是一个同步

设计的典型实例, 就是所有电路都与一个系统主时

钟同步, 主时钟是系统的心脏, 尽管在与慢速的外设

传送数据时需要插入等待周期, 但它的输入输出理

论上仍然是主时钟同步驱动的。

二、FPGA 同步设计的实现

　　相比异步设计来说同步设计有许多的优点, 但

在FPGA 中实现电路的同步设计需要考虑多个方

面的因素。

　　首先是选取主时钟。数字电路中, 时钟是整个电

路最重要、最特殊的信号。首先, 系统内大部分器件

的动作都是在时钟的跳变沿上进行, 这就要求时钟

信号时延差要非常小, 否则就可能造成时序逻辑状

态出错; 第二, 时钟信号通常是频率最高的信号; 第

三, 时钟信号通常是负载最重的信号, 所以要合理分

配负载。出于这样的考虑, 在FPGA 这类可编程器

件内部一般都设有数量不等的专门用于系统时钟驱

动的全局时钟网络。这类网络的特点是, 一是负载能

力特别强, 任何一个全局时钟驱动线都可以驱动芯

片内部的触发器; 二是时延差特别小; 三是时钟信号

波形畸变小, 工作可靠性好。因此, 在FPGA 设计中

最好的时钟方案是: 由专用的全局时钟输入引脚驱

动单个主时钟去控制设计项目中的每一个触发器。

同步设计时, 全局时钟输入一般都接在器件的时钟

端, 否则会使其性能受到影响。对于需要多时钟的时

序电路, 最好选用一个频率是它们的时钟频率公倍


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