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FPGA控制DM9000A进行以太网数据收发的Verilog实现（程序、原理图、手册、文章）
资料介绍
FPGA控制DM9000A进行以太网数据收发的Verilog实现
本文为实现高速数据的实时远程传输处理,提出了采用FPGA直接控制DM9000A进行以太网数据收发的设计思路，实现了一种低成本、低功耗和高速率的网络传输功能，最高传输速率可达100Mbps。
DM9000A简介
主要特点
DM9000A实现以太网媒体介质访问层(MAC)和物理层(PHY)的功能，包括MAC数据帧的组装／拆分与收发、地址识别、CRC编码／校验、MLT-3编码器、接收噪声抑制、输出脉冲成形、超时重传、链路完整性测试、信号极性检测与纠正等。
工作原理
DM9000A可以和微处理器以8位或16位的总线方式连接，并可根据需要以单工或全双工等模式运行。在系统上电时，处理器通过总线配置DM9000A内的网络控制寄存器(NCR)、中断寄存器(ISR)等，以完成DM9000A的初始化。随后，DM9000A进人数据收发等待状态。
当处理器要向以太网发送数据帧时，先将数据打包成UDP或IP数据包，并通过8位或16位总线逐字节发送到DM9000A的数据发送缓存中，然后将数据长度等信息填充到DM9000A的相应寄存器内，随后发送使能命令，DM9000A将缓存的数据和数据帧信息进行MAC组帧，并发送出去。
当DM9000A接收到外部网络送来的以太网数据时，首先检测数据帧的合法性，如果帧头标志有误或存在CRC校验错误，则将该帧数据丢弃，否则将数据帧缓存到内部RAM，并通过中断标志位通知处理器，处理器收到中断后将DM9000A接收RAM的数据读出进行处理。
DM9000A自动检测网络连接情况，根据网速设定内部的数据收发速率是10Mbps或100Mbps。同时，DM9000A还能根据RJ45接口是采用对等还是交叉连接方式而改变数据收发引脚的方向，因此，无论外部网线采用对等还是交叉方式，系统均能正常通信。
部分文件列表
| 文件名 | 文件大小 | 修改时间 |
| FPGA控制DM9000A进行以太网数据收发的Verilog实现/Dm9000a/Dm9000a.def | 3KB | 2007-10-18 15:47:46 |
| FPGA控制DM9000A进行以太网数据收发的Verilog实现/Dm9000a/Dm9000a_Init.v | 38KB | 2007-10-18 15:26:00 |
| FPGA控制DM9000A进行以太网数据收发的Verilog实现/Dm9000a/Dm9000a_IO.v | 2KB | 2007-10-17 18:54:20 |
| FPGA控制DM9000A进行以太网数据收发的Verilog实现/Dm9000a/Dm9000a_Ior.v | 6KB | 2007-10-18 14:35:56 |
| FPGA控制DM9000A进行以太网数据收发的Verilog实现/Dm9000a/Dm9000a_IORD.v | 3KB | 2007-10-17 19:07:32 |
| FPGA控制DM9000A进行以太网数据收发的Verilog实现/Dm9000a/Dm9000a_Iow.v | 4KB | 2007-10-17 19:34:58 |
| FPGA控制DM9000A进行以太网数据收发的Verilog实现/Dm9000a/Dm9000a_IOWR.v | 3KB | 2007-10-17 19:15:06 |
| FPGA控制DM9000A进行以太网数据收发的Verilog实现/Dm9000a/phy_write.v | 10KB | 2007-10-17 19:41:42 |
| FPGA控制DM9000A进行以太网数据收发的Verilog实现/Dm9000a/vssver.scc | 1KB | 2007-11-20 10:53:52 |
| FPGA控制DM9000A进行以太网数据收发的Verilog实现/DM9000A.C | 9KB | 2007-07-31 20:49:58 |
| FPGA控制DM9000A进行以太网数据收发的Verilog实现/DM9000A.H | 4KB | 2007-09-15 14:15:10 |
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